IC FABRICATION FLOWThermal Process

STEP 02 OF 09 — THERMAL PROCESSING

Thermal
Process

อ่าน 15 นาที อัพเดท 2026 Oxidation / RTA / LSA

กระบวนการความร้อนครอบคลุม Thermal Oxidation, Diffusion, Rapid Thermal Anneal และ Laser Spike Anneal — ควบคุม dopant activation, oxide growth และ defect repair

01 Thermal Process Overview

กระบวนการความร้อนใน IC Fabrication แบ่งเป็นหลายประเภท แต่ละอย่างมีวัตถุประสงค์ต่างกัน ทั้งหมดต้องการการควบคุม อุณหภูมิ + เวลา + บรรยากาศ อย่างแม่นยำ

Oxidation

Thermal Oxidation

สร้าง SiO₂ บน Si สำหรับ gate oxide, field oxide, isolation

Diffusion

Dopant Diffusion

กระจาย dopant จาก source ลงใน Si ด้วยความร้อน (ปัจจุบันใช้น้อยลง)

RTA

Rapid Thermal Anneal

Activate dopant หลัง ion implant ด้วย lamp heating <60 วินาที

LSA

Laser Spike Anneal

Anneal เฉพาะผิวหน้าด้วย laser <1 ms ลด thermal budget สุดๆ

📍 CAREER ROADMAP CONTEXT

STAGE 03 — THIN FILM DEPOSITION: Oxidation, CVD, ALD & Epitaxy
Thermal oxidation (Deal-Grove), LPCVD, PECVD (SiO₂/SiN/poly-Si), ALD (Al₂O₃/HfO₂ สำหรับ high-k gate dielectric), PVD sputtering, selective epitaxy (SiGe/Si:C)
Equipment: Furnace, PECVD reactor, ALD chcyan, MBE system
Path: Process / Fab Engineer

02 Thermal Oxidation

Thermal Oxidation เป็นกระบวนการที่ Si react กับ O₂ หรือ H₂O ที่อุณหภูมิสูง (800–1100°C) สร้างชั้น SiO₂ ที่มีคุณภาพสูงมาก — interface trap density ต่ำกว่า ALD oxide

DEAL-GROVE MODEL

x² + A·x = B(t + τ)

x = oxide thickness | A = linear rate const | B = parabolic rate const | t = time | τ = initial offset

ประเภท	Reaction	Rate	การใช้งาน
Dry Oxidation	Si + O₂ → SiO₂	ช้า	Gate oxide (얇고 high quality)
Wet Oxidation	Si + 2H₂O → SiO₂ + 2H₂	เร็ว ~10×	Field oxide, STI liner (หนา)
Steam Oxidation	Si + H₂O (steam) → SiO₂	ปานกลาง	LOCOS, trench sidewall

💡

Gate Oxide ใน Advanced Node ไม่ใช้ Thermal Oxidation อีกต่อไป

ตั้งแต่ ~45nm เป็นต้นมา gate oxide เปลี่ยนเป็น High-κ dielectric (HfO₂, κ≈25) ด้วย ALD แทน SiO₂ (κ=3.9) เพื่อลด gate leakage ที่ EOT얇 แต่ thermal SiO₂ ยังใช้ใน isolation และ Legacy nodes

03 Diffusion

Diffusion คือการเคลื่อนที่ของ dopant atom ใน Si lattice ด้วยความร้อน — ปัจจุบันใช้ใน Legacy fab และ well formation ส่วน advanced node ใช้ ion implant + anneal แทน

FICK'S SECOND LAW

∂C/∂t = D · ∂²C/∂x²

C = concentration | D = diffusivity | x = depth | D = D₀·exp(−Ea/kT)

Boron (B): p-type, D เล็ก → profile แคบ, ใช้สำหรับ p-well, p+ S/D
Phosphorus (P): n-type, D ใหญ่ → diffuse เร็ว, ใช้ใน n-well, emitter
Arsenic (As): n-type, D น้อยมาก → profile แหลม ดีสำหรับ shallow junction
Two-step Diffusion: Pre-deposition (ควบคุม dose) + Drive-in (ควบคุม depth)

04 Anneal — RTA และ Laser Spike Anneal

หลัง Ion Implant dopant อยู่ในตำแหน่งที่ไม่ใช่ lattice site → ต้อง anneal เพื่อ activate dopant (ย้ายไป substitutional site) และ repair damage จาก implant

Furnace Anneal (FA)

อุณหภูมิ 800–1000°C, เวลา 30–60 min — activation ดีแต่ thermal budget สูง ใช้กับ well formation, Legacy nodes

Rapid Thermal Anneal (RTA)

Halogen lamp heating, 900–1100°C, เวลา 1–60 sec — balance ระหว่าง activation และ diffusion ใช้ใน CMOS source/drain

Spike RTA

Peak เดียว ไม่มี soak time ~1050–1100°C → minimize diffusion ในขณะที่ activation สูง ใช้ใน 65–22nm

Laser Spike Anneal (LSA)

CO₂ laser scan ผิวหน้า wafer 1200–1350°C เป็น <1 ms — extremely shallow junction <10nm, ใช้ใน FinFET, GAA (7nm–2nm)

Flash Lamp Anneal (FLA)

Xenon flash ทั้ง wafer ใน ~1 ms — alternative ถึง LSA สำหรับ large area uniformity

⚠️

Dopant Activation vs. Diffusion Trade-off

อุณหภูมิสูง → activation ดีขึ้น แต่ dopant diffuse ลึกขึ้น → junction depth ใหญ่ขึ้น → SCE แย่ลง LSA แก้ปัญหานี้ด้วยการ heat เฉพาะผิวหน้าใน time สั้นมากจนรากของ wafer ยังเย็นอยู่

05 Thermal Budget & Process Integration

Thermal Budget = ผลรวมของ heat exposure ทั้งหมดที่ wafer ได้รับตลอด process flow — ต้องจัดการให้ดีเพราะ step แรกๆ อาจ redo ไม่ได้เมื่อ step หลังๆ ต้องการความร้อนน้อยกว่า

Process Step	อุณหภูมิ	เวลา	ผลกระทบต่อ Budget
STI Liner Oxidation	800°C	30 min	ต่ำ — early step
Gate Oxide (Dry)	900°C	5–30 min	กลาง — ก่อน implant
Well Anneal (FA)	1000°C	30 min	สูง — early step ok
S/D Spike RTA	1080°C	~1 sec	ต่ำ (spike = minimal)
Silicide Anneal	700–900°C	30–60 sec	กลาง
Back-end Anneal	<400°C	—	จำกัดมาก (protect Cu/low-k)

📐

Back-End Thermal Constraint

หลัง Cu deposition ทุก thermal step ต้องอยู่ใต้ 400°C — เพราะ Cu เริ่ม diffuse เข้า dielectric, Low-k material ไม่ทนความร้อน และ stress ใน interconnect เพิ่มขึ้น