Metalli-
zation

อ่าน 13 นาที Cu Damascene / BEOL อัพเดท 2026

Cu Damascene Interconnect เชื่อม transistor หลายพันล้านตัว — ระบบ wiring ที่ซับซ้อนกว่า highway ทั้งเมือง

01 Interconnect — ระบบเส้นเลือดของ Chip

Interconnect คือระบบ wiring ที่เชื่อม transistor หลายพันล้านตัว ใน chip 3nm สมัยใหม่มี metal layer มากกว่า 15 ชั้น ความยาวรวมของ wire ใน chip เดียวอาจถึงหลาย km

⚠️

RC Delay — ปัญหาใหญ่กว่า Transistor Speed

ที่ node <90nm ความเร็วของ chip ถูกจำกัดโดย RC delay ของ interconnect มากกว่า transistor switching speed — นี่คือเหตุผลที่ต้องใช้ Cu แทน Al และ low-k dielectric

📍 CAREER ROADMAP CONTEXT

STAGE 06 — BEOL & METALLIZATION: Back-End-Of-Line Interconnects
Damascene process (single/dual damascene), Cu electroplating, barrier metals (TaN/Ta/TiN), low-k dielectrics (SiOC, SiCOH), air gaps; BEOL stack optimization, electromigration reliability
Equipment: Novellus CVD, KLA-Tencor ETCH-metric, Hitachi SEM
Path: Process / Fab Engineer, Power Semiconductor Engineer

02 Copper Damascene Process

Damascene เป็นเทคนิค inlay โลหะลงในร่องที่ขุดไว้ก่อน แทนที่จะ deposit แล้ว etch metal (ซึ่งทำกับ Cu ได้ยาก)

SINGLE

Single Damascene

สร้าง via หรือ trench อย่างใดอย่างหนึ่ง fill แยกกัน — ง่ายกว่าแต่ขั้นตอนมากกว่า

PREFERRED

Dual Damascene

สร้าง via + trench พร้อมกันใน single fill — ประหยัด steps, ลด resistance

💡

ทำไมถึงใช้ Cu?

Cu มี resistivity ต่ำกว่า Al ~40% (1.68 vs 2.82 μΩ·cm) และ electromigration resistance ดีกว่า — IBM ใช้ Cu interconnect ครั้งแรกในปี 1997 ที่ 220nm node

03 Barrier & Seed Layer

Cu diffuse เข้า Si ได้ง่ายมาก ทำให้ transistor เสียหาย ต้องมี barrier layer กั้นก่อน

Layer	วัสดุ	Thickness	จุดประสงค์
Barrier	TaN / Ta	2–5 nm	กัน Cu diffuse เข้า dielectric
Seed	Cu (PVD)	5–20 nm	Nucleation layer สำหรับ ECP
Cap	CoW / SiCN	~5 nm	กัน Cu oxidize ด้านบน

⚠️

Barrier Too Thick = High Resistance

ที่ node <5nm barrier กินพื้นที่ proportionally มากขึ้น ทำให้ effective resistivity สูง — industry กำลังเปลี่ยนไปใช้ Ru หรือ Mo แทน Cu ที่ local interconnect

04 Electrochemical Plating (ECP)

ECP fill Cu ลงใน trench และ via โดยจุ่ม wafer ใน copper sulfate solution และผ่านกระแสไฟฟ้า

COPPER PLATING REACTION (CATHODE)

Cu²⁺ + 2e⁻ → Cu

Wafer เป็น cathode, Cu anode ละลายเติมกลับ — ควบคุม current density เพื่อ fill void-free

💡

Superfilling / Bottom-up Fill

Additives พิเศษ (Accelerator, Suppressor, Leveler) ทำให้ Cu fill จากก้นขึ้นบน ป้องกัน void ใน high-aspect-ratio feature

05 Cu CMP — Planarization

หลัง ECP, Cu อยู่สูงกว่า surface ต้อง CMP ขัดออกให้เรียบ เหลือแค่ Cu ใน trench/via

Slurry: H₂O₂ + abrasive particles + inhibitor — oxidize Cu แล้ว mechanical remove
Two-step CMP: step 1 remove bulk Cu, step 2 remove barrier layer
Dishing: Cu ใน wide line ถูกขัดมากเกิน — แก้ด้วย pattern density rules และ dummy fill
Post-CMP Clean: brush clean + megasonic rinse เพื่อกำจัด slurry residue

06 BEOL Metal Stack

BEOL ประกอบด้วย metal layer หลายชั้น แต่ละชั้นมีขนาดต่างกัน scale ขึ้นจาก transistor ไป power distribution:

Layer	Pitch	หน้าที่	วัสดุ
M0/M1 (Local)	20–30 nm	เชื่อม transistor ใกล้เคียง	Co หรือ Ru (emerging)
M2–M4 (Semi-local)	30–60 nm	Standard cell routing	Cu
M5–M8 (Intermediate)	60–200 nm	Block-level routing	Cu
M9–M15 (Global)	200nm–μm	Power/Clock distribution	Cu / thick Al

🔮

อนาคต: Ru และ Mo แทน Cu

ที่ M0–M2 ขนาด <20nm Cu มี mean free path ยาวกว่า wire width ทำให้ resistivity พุ่ง — Ru และ Mo มี mean free path สั้นกว่า เหมาะกับ local interconnect รุ่นใหม่