01Silicon Substrate 02Thermal Process 03Photolithography 04Etch & Deposit 05CMP 06Ion Implant 07Metallization 08Test & Package 09Inspection
03
IC FABRICATION FLOWPhotolithography
STEP 03 OF 09 — PATTERN TRANSFER

Photo-
lithography

อ่าน 14 นาที EUV / DUV ASML Scanner

Pattern Transfer ด้วยแสง — ทำซ้ำ 50–100 ครั้งต่อ wafer เป็นหัวใจของ IC Fabrication

01 บทนำ: Photolithography & Photoresist Technology คืออะไร

Photolithography (โฟโตลิโทกราฟี) คือกระบวนการหลักที่มีความสำคัญที่สุดในสายการผลิตเซมิคอนดักเตอร์ (Semiconductor Fabrication) ทำหน้าที่ถ่ายทอดลวดลายวงจรไฟฟ้าที่มีความละเอียดสูงระดับนาโนเมตรจากแผ่นหน้ากากวงจร (Photomask หรือ Reticle) ลงบนแผ่นซิลิคอนเวเฟอร์ (Silicon Wafer) โดยใช้แสงเป็นสื่อกลาง เปรียบเสมือนการ "พิมพ์ภาพถ่าย" ที่มีความละเอียดและซับซ้อนกว่าหลายพันล้านเท่า กระบวนการนี้จะถูกทำซ้ำสลับกับการกัดกร่อน (Etching) และการฝังไอออน (Ion Implantation) หลายสิบชั้นเพื่อสร้างโครงสร้างทรานซิสเตอร์แบบสามมิติที่สมบูรณ์

องค์ประกอบสำคัญที่ทำหน้าที่เป็นตัวกลางในการบันทึกลวดลายแสงนี้คือ Photoresist (PR) หรือ สารไวแสง ซึ่งเป็นวัสดุพอลิเมอร์อินทรีย์ชนิดพิเศษที่มีความไวต่อปฏิกิริยาเคมีเมื่อได้รับพลังงานจากแสง (Photon) ในยุคปัจจุบันที่อุตสาหกรรมชิปก้าวข้ามขีดจำกัดไปสู่ระดับ Sub-3nm สาร Photoresist ไม่ได้ทำหน้าที่เพียงแค่รับลวดลายเท่านั้น แต่ยังต้องทำหน้าที่เป็นหน้ากากป้องกันที่มีความทนทานต่อสารเคมีสูงในขั้นตอนการ Etching (Etch Resistance) และต้องมีความเสถียรเชิงโครงสร้างเพื่อป้องกันการล้มพังพินาศของลวดลายขนาดจิ๋ว (Pattern Collapse)

วิศวกรสาย Lithography ทำอะไร?

ใน Fab ระดับ Leading-edge บทบาทของ Process / Fab Engineer และ Leading-Edge Technology Engineer ด้าน Lithography คือการควบคุมพารามิเตอร์การเปิดรับแสง (Exposure Dose), โฟกัส (Focus Window), และการควบคุมคุณสมบัติทางเคมีของ Photoresist เพื่อรักษาระดับอัตราผลผลิต (Yield) ให้สูงที่สุดภายใต้กรอบข้อจำกัดทางฟิสิกส์

📍 CAREER ROADMAP CONTEXT
STAGE 02 — LITHOGRAPHY: Photolithography & Patterning
Optical lithography (DUV 193nm immersion), photoresist chemistry (positive/negative), BARC, OPC, SRAF, overlay measurement, CD-SEM — สู่ EUV 13.5nm
Equipment: ASML scanner, KLA overlay tool, CD-SEM (Hitachi)
Related: Photoresist & BARC Chemistry · OPC & SRAF · EUV Lithography · High-NA EUV (ASML EXE:5000) Path: Process / Fab Engineer, Leading-Edge Technology Engineer

02 Photoresist

Photoresist เป็น polymer ที่ไวต่อแสง เมื่อโดนแสงจะเปลี่ยนสมบัติ chemical ทำให้ละลายได้ (Positive) หรือไม่ละลาย (Negative) ใน developer

ประเภทโดนแสงแล้วใช้ใน
Positive Resistละลายได้ใน developerส่วนใหญ่ใน advanced node
Negative Resistไม่ละลาย (cross-link)Contact hole, thick pattern
EUV ResistMetal-oxide basedEUV lithography เท่านั้น
⚠️
LER/LWR — ศัตรูของ Advanced Node
Line Edge Roughness (LER) และ Line Width Roughness (LWR) ของ resist เป็นปัญหาใหญ่ที่ node <5nm เพราะ roughness ส่งผลต่อ device variability โดยตรง

03 Exposure Process

กระบวนการ expose ต้องผ่านขั้นตอนในลำดับนี้:

1
Surface Prep + HMDS Coat
ทำความสะอาด wafer และเคลือบ HMDS adhesion promoter ให้ resist ติดดีขึ้น
2
Resist Coating
Spin coat resist ความหนา 30–100 nm ที่ 1500–3000 RPM
3
Soft Bake (PB)
อบ ~90°C ระเหย solvent ให้ resist แห้ง
4
Alignment & Exposure
Align wafer กับ mask ด้วย alignment marks แล้ว expose ด้วยแสง DUV/EUV
5
Post Exposure Bake (PEB)
อบหลัง expose เพื่อลด standing wave effect
6
Development
ใส่ TMAH developer ละลาย exposed resist ออก เผย pattern
7
Hard Bake + Inspection
อบให้ resist แข็งแรงก่อน etch ตรวจ CD ด้วย SEM

04 EUV Lithography

EUV ใช้แสง wavelength 13.5 nm สร้างโดย Laser-Produced Plasma (LPP) — ยิง CO₂ laser ความถี่สูงเข้า tin droplet เกิด plasma ปล่อยแสง EUV

⚠️
EUV ต้องทำงานใน Vacuum
แสง EUV ถูก absorb โดยอากาศและน้ำทุกชนิด optical path ทั้งหมดต้องอยู่ใน ultra-high vacuum เครื่อง ASML NXE มีขนาดเท่ารถบัส 2 คัน ราคา ~$150–350M ต่อเครื่อง
รุ่นNAResolutionThroughputNode
ASML NXE:3600D0.33~13 nm170 wph7nm–3nm
ASML EXE:5000 (High-NA)0.55~8 nm~90 wph2nm–A16

05 Multiple Patterning

เมื่อ DUV 193nm ไม่สามารถ resolve pattern เล็กพอ จึงใช้วิธี pattern ซ้ำหลายรอบเพื่อให้ได้ pitch ที่เล็กกว่าจุดแสง

เทคนิคPitch ReductionNodeCost
LELE (2x expose)÷220nm–14nmMedium
SADP (Self-Aligned Double)÷210nm–7nmHigh
SAQP (Self-Aligned Quad)÷47nm (w/o EUV)Very high
EUV Single Exposure÷1 (direct)7nm–2nmASML cost

06 Overlay & CD Control

Overlay คือความแม่นยำในการ align mask layer ซ้อนกัน ที่ node 3nm ต้องการ overlay error <1 nm เท่ากับ 1/10 ของ silicon atom

OVERLAY BUDGET RULE
Overlay < CD / 4
CD = Critical Dimension — ตัวอย่าง: CD = 5nm ต้องการ overlay <1.25 nm
💡
AI ช่วย Overlay Control
ASML และ TSMC ใช้ ML ทำนาย wafer distortion และ compensate overlay error ล่วงหน้า ลด overlay error ได้ 30–50%