SemiMatrix / TOPICS / MOSFET DEEP DIVE
DEVICE PHYSICS — DEEP DIVE

MOSFET:
จาก Silicon สู่ Transistor

อ่าน 30 นาที อัพเดท Mar 2026 Physics + Design

MOSFET เป็นหัวใจของวงจรรวมสมัยใหม่ทุกชนิด เรียนรู้โครงสร้าง การทำงาน สมการ และ evolution จาก Planar → FinFET → GAA

01 บทนำ: MOSFET คืออะไร

MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) คือหัวใจของวงจรรวมสมัยใหม่ ทุกชิปที่คุณใช้ — ตั้งแต่โทรศัพท์มือถือจนถึง AI accelerator — ล้วนสร้างจาก MOSFET หลายพันล้านตัวรวมกัน อุปกรณ์ตัวเล็กนี้ทำหน้าที่เป็นทั้ง switch และ amplifier ความสำคัญของมันอยู่ที่การเป็นอุปกรณ์ที่ปรับสมดุลระหว่างความเร็ว พลังงาน พื้นที่ และความสามารถในการผลิตจำนวนมากได้ดีมากเมื่อเทียบกับอุปกรณ์ชนิดอื่น

💡
ทำไมต้อง MOSFET ไม่ใช่ BJT?
MOSFET ใช้ไฟฟ้าน้อยกว่า BJT มาก เพราะ Gate ไม่ดึงกระแส DC ทำให้ย่อขนาดได้ง่ายกว่า จึงกลายเป็นมาตรฐานใน Digital Logic ตั้งแต่ยุค 1970s
📍 CAREER ROADMAP CONTEXT
STAGE 01 — FOUNDATION: Semiconductor & Circuit Fundamentals
เข้าใจ band theory, PN junction, MOSFET I-V characteristics, threshold voltage, carrier transport — พื้นฐานที่ทุก IC designer ต้องรู้
Tools: LTspice / Cadence Spectre (SPICE simulation)
Related: Device Physics · CMOS Logic Basics · SPICE Simulation · Test & Characterization Basics
Path: IC Design Engineer, Test Engineer (ATE / DFT), Power Semiconductor Engineer, RF / Analog IC Engineer, Leading-Edge Technology Engineer

02 โครงสร้าง MOSFET

MOSFET ประกอบด้วย 4 terminal: Gate (G), Drain (D), Source (S) และ Body (B) ในวงจรดิจิทัลมักผูก body ไว้กับศักย์คงที่ แต่ในเชิงอุปกรณ์ body terminal มีผลสำคัญต่อ threshold voltage ผ่าน body effect และมีบทบาทต่อ leakage, latch-up margin และ isolation ของวงจร

p-substrate (Body) n+ Source n+ Drain SiO₂ / High-κ Gate (Poly/Metal) Inversion Channel (V_GS > V_T) S G D Channel Length (L)
[ 3D Model: Planar MOSFET Structure — คลิกและลากเพื่อหมุน ]

การทำงานเบื้องต้น

เมื่อใส่แรงดัน VGS ที่ Gate สนามไฟฟ้าจะทะลุผ่าน Gate Oxide ลงไปพื้นผิว Silicon ถ้า VGS > Threshold Voltage (VT) ผิว p-Substrate จะกลับขั้วกลายเป็น n-type เรียกว่า Inversion Layer สร้าง Channel เชื่อม Source กับ Drain ทำให้กระแสไหลได้

03 Operating Regions

MOSFET มี 3 ย่านการทำงานหลัก การเข้าใจแต่ละ region สำคัญมากเพราะวงจรดิจิทัลมองทรานซิสเตอร์เป็นสวิตช์เกือบอุดมคติ ขณะที่วงจรอนาล็อกมองมันเป็นอุปกรณ์ transconductance ที่ต้อง bias ให้อยู่ใน region ที่เหมาะสมอย่างแม่นยำ

Regionเงื่อนไขลักษณะ IDApplication
CutoffVGS < VT≈ 0 (off)Digital OFF state
Linear / TriodeVGS−VT > VDS∝ VDSSwitch, Pass Gate
SaturationVDS ≥ VGS−VT∝ (VGS−VT)²Amplifier, Digital ON

04 สมการหลัก

LINEAR REGION
$$ I_D = \mu_n C_{ox} \frac{W}{L} \left[ (V_{GS}-V_T)V_{DS} - \frac{V_{DS}^2}{2} \right] $$
เมื่อ V_DS น้อย ทรานซิสเตอร์ทำงานเหมือนตัวต้านทาน
SATURATION REGION
$$ I_D = \frac{1}{2} \mu_n C_{ox} \frac{W}{L} (V_{GS}-V_T)^2 (1+\lambda V_{DS}) $$
λ = Channel Length Modulation Parameter
THRESHOLD VOLTAGE
$$ V_T = V_{FB} + 2\phi_F + \frac{Q_{dep}}{C_{ox}} $$
V_FB = Flatband Voltage, φ_F = Fermi Potential, Q_dep = Depletion Charge
PARAMETER SENSITIVITY (Typical NMOS 28nm)
W/L Ratio
90%
μ_n (mobility)
75%
C_ox (thickness)
85%
V_T variation
60%

05 Scaling Effects & Modern Challenges

ตาม Dennard Scaling Law เมื่อย่อขนาด MOSFET 0.7x ทุกพารามิเตอร์จะดีขึ้นพร้อมกัน แต่หลังปี 2005 physical limits ทำให้ scaling แบบเดิมหยุดทำงาน เกิด Short Channel Effects (SCE) และปัญหาที่ตามมาคือประโยชน์ด้านความถี่ไม่เพิ่มเร็วเหมือนเดิม ขณะที่ leakage, interconnect delay และ power density กลายเป็นข้อจำกัดหลัก

⚠️
Short Channel Effects & Quantum Limits
DIBL (Drain-Induced Barrier Lowering), Subthreshold Leakage เพิ่มขึ้น, และที่สำคัญคือ Gate Tunneling เมื่อออกไซด์บางเกินไป อิเล็กตรอนจะ "ทะลุ" ผ่านฉนวนได้ตามหลักควอนตัม ทำให้เกิด I_gate มหาศาล แก้ไขด้วยการใช้ High-κ Dielectric (HfO₂) แทน SiO₂
🏭
Industrial Insight: Vth Flavoring (LVT, RVT, HVT)
ในงานออกแบบจริง เราไม่ได้ใช้ทรานซิสเตอร์แบบเดียว แต่มีหลาย "Flavor": LVT (Low Vth) ทำงานเร็วแต่รั่วเยอะ, HVT (High Vth) รั่วน้อยแต่ช้า เหมาะสำหรับส่วนที่ต้องการประหยัดพลังงาน นี่คือหัวใจของการคุม Power/Performance

FinFET & Gate-All-Around (GAA)

Intel และ TSMC นำ FinFET มาใช้ตั้งแต่ 22nm/16nm โดยเปลี่ยนจาก planar MOSFET เป็นโครงสร้าง 3D fin ที่ gate ล้อมรอบ 3 ด้าน ต่อมาที่ 3nm/2nm พัฒนาเป็น GAA (Gate-All-Around) ที่ gate ล้อมรอบ channel ครบ 4 ด้าน แนวทางนี้เกิดจากความจำเป็นด้าน electrostatics เป็นหลัก ไม่ใช่เพียงเพื่อให้ชื่อโหนดเล็กลง

22nm/16nm
FinFET
Gate ล้อมรอบ Fin 3 ด้าน — ลด leakage, ควบคุม channel ดีกว่า Planar
3nm/2nm
GAA / Nanosheet
Gate ล้อมรอบ Nanosheet channel ครบ 4 ด้าน — ควบคุมสูงสุด

06 SPICE Model ใช้จริง

ในการออกแบบวงจร เราใช้ BSIM4 หรือ BSIM-CMG (FinFET) เป็น SPICE model มาตรฐาน จุดสำคัญของ model เหล่านี้คือการรวม non-ideal effects ที่สมการย่อแบบ textbook ไม่ครอบคลุม เช่น velocity saturation, mobility degradation, self-heating, parasitic resistance/capacitance และ mismatch สำหรับ Monte Carlo analysis

SPICE NETLIST — NMOS INVERTER (BSIM4)
* Simple NMOS Inverter — VDD=1.8V, W/L=10u/0.18u .include "pdk180nm.lib" VDD vdd 0 DC 1.8 VIN vin 0 PULSE(0 1.8 1n 0.1n 0.1n 5n 10n) RL vdd vout 10k M1 vout vin 0 0 NMOS W=10u L=0.18u .tran 0.1n 50n .end
// QUICK QUIZ
MOSFET อยู่ใน Saturation region เมื่อไร?

07 Short Channel Effects (SCE) — เจาะลึก

เมื่อ channel length (L) สั้นลงมาก พฤติกรรมหลายอย่างที่สมมติใน long-channel model จะใช้ไม่ได้อีกต่อไป สาเหตุหลักคือสนามไฟฟ้าจาก drain และ source เริ่มมีอิทธิพลต่อ potential barrier ใต้ gate มากขึ้นจน gate ไม่สามารถควบคุม channel ได้อย่างเบ็ดเสร็จเหมือนเดิม

SCEสาเหตุผลกระทบวิธีแก้
DIBLDrain E-field ลด BarrierVT ลดตาม VDSHalo implant, FinFET/GAA
Subthreshold LeakageDiffusion current เมื่อ VGS<VTIoff สูง สิ้นเปลืองสูงเพิ่ม SS slope ควบคุม
Velocity SaturationCarrier ถึง vsat ก่อน pinch-offID เป็น linear ใน VGS ไม่ใช่ quadraticSOI, strain engineering
Hot Carrier Injection (HCI)Carrier พลังงานสูงกระทบ Gate oxideVT drift ตามเวลาลด VDD, ใช้ LDD structure
Gate Oxide TunnelingSiO₂ บางลงจนต่ำกว่า ~2nmIgate สูงขึ้นและกำลังสูญเสียเพิ่มHigh-k (HfO₂) + Metal Gate
SUBTHRESHOLD SLOPE (SS)
$$ SS = \frac{kT}{q} \ln(10) \left( 1 + \frac{C_{dep}}{C_{ox}} \right) $$
Ideal SS = 60 mV/dec ที่ 300K — Planar MOSFET ได้ ~70–90 mV/dec; FinFET/GAA ใกล้ค่า ideal มากกว่า

08 GAA Nanosheet: Engineering Detail

GAA (Gate-All-Around) / Nanosheet FET คือวิวัฒนาการถัดจาก FinFET และกำลังถูกนำมาใช้ในโหนดสมัยใหม่ เช่น Samsung SF3, TSMC N2 และ Intel 18A (RibbonFET)

NANOSHEET WIDTH
Width Tuning
ควบคุม VT และ Ion ด้วย Nanosheet Width (Wns) — ยืดหยุ่นกว่า FinFET ที่ต้องเปลี่ยนจำนวน Fin
INNER SPACER
Inner Spacer Dielectric
ชั้น Low-k Spacer ระหว่าง Gate และ Source/Drain — ลด Parasitic Capacitance CGD หลัก เพิ่มความเร็ว AC
STACK HEIGHT
2–4 Nanosheet Stack
ซ้อน 2–4 Nanosheet ใน footprint เดียวกัน เพิ่ม Ion โดยไม่เพิ่ม Area — TSMC N2 ใช้ 3 nanosheet/stack
FUTURE 2028+
CFET (Complementary FET)
การซ้อน n-type และ p-type FET ไว้บนกันในแนวตั้ง (Stacked) — ประหยัดพื้นที่ได้ถึง 50% และสั้นลงของทางเดินสัญญาณ
PROCESS CHALLENGE
SiGe Sacrificial Layer
ปลูก SiGe และ Si สลับกัน แล้วทำ Selective Etch เอา SiGe ออก เหลือแต่ Si Nanosheet ก่อนฝัง Gate metal — เป็นขั้นตอนที่ยากที่สุดช่วงหนึ่งของกระบวนการ
ArchitectureGate ControlElectrostaticProcess ComplexityNode
Planar MOSFET1 sideต่ำต่ำ≥45nm
FinFET3 sidesดีปานกลาง22–7nm
GAA / Nanosheet4 sidesดีมากสูง3–2nm
CFET (future)4 sides (stacked n+p)คาดว่าดีมากสูงมาก<2nm (2028+)

09 Mismatch & Variability

ใน advanced node ความผันแปรของ VT และ Ion ระหว่างทรานซิสเตอร์ใน die เดียวกันเป็นปัญหาสำคัญ โดยเฉพาะใน SRAM cell และวงจรอนาล็อก variability ไม่ได้กระทบแค่ค่าเฉลี่ยของ performance แต่กระทบ tail distribution ซึ่งเป็นตัวกำหนด yield, minimum operating voltage และความเสถียรของ cell ขนาดเล็ก

PELGROM'S LAW (VT MISMATCH)
$$ \sigma(V_T) = \frac{A_{VT}}{\sqrt{W \cdot L}} $$
AVT = Pelgrom Coefficient (~3–5 mV·µm ใน 28nm) — ยิ่ง W×L เล็ก mismatch ยิ่งสูง สำคัญมากใน ADC, Comparator, SRAM
RDF
Random Dopant Fluctuation
ด้วย Channel <100nm³ มี Dopant atom น้อยมาก (ไม่ถึง 100) — Poisson noise ทำให้ VT ไม่เท่ากันทุก Device
LER/LWR
Line Edge Roughness
ขอบ Gate ไม่ราบสมบูรณ์จาก Lithography Stochastic — ทำให้ L หรือ W ไม่ใช่ค่าที่ตั้งไว้พอดี
MONTE CARLO
Monte Carlo SPICE
ใช้ SPICE + Monte Carlo จำลอง mismatch — ให้ yield สำหรับ SRAM > 99.9% ต้อง sigma 6σ
FIN QUANTIZATION
Discrete Width (FinFET)
FinFET มีค่า W ได้แบบ discrete (1–N fins) — ทำให้งานออกแบบอนาล็อกยากขึ้น ขณะที่ GAA สามารถปรับ width ได้ยืดหยุ่นกว่า