FAB PROCESS — DEEP DIVE

Damascene & Cu Interconnects:
Damascene & Cu Interconnects

FABRICATION

01 บทนำ: Damascene คืออะไร

กระบวนการ Damascene ถือเป็นหัวใจสำคัญของเทคโนโลยีการเชื่อมต่อระหว่างวงจร (Interconnects) ในกระบวนการผลิตระดับ Back-End-Of-Line (BEOL) นับตั้งแต่การเปลี่ยนผ่านจากอะลูมิเนียมมาสู่ทองแดง (Copper) เพื่อลดค่าความต้านทานไฟฟ้า กระบวนการนี้ถูกออกแบบมาเพื่อแก้ปัญหาความยากลำบากในการกัด (Etch) ทองแดงแบบดั้งเดิม โดยการใช้เทคนิค 'Inlaid' คือการกัดลวดลายลงบนชั้น Dielectric ก่อนแล้วจึงถมโลหะลงไป

เทคโนโลยีนี้แบ่งออกเป็น Single Damascene และ Dual Damascene ซึ่งเป็นกลยุทธ์หลักในการลดจำนวนขั้นตอนการผลิต (Mask steps) และปรับปรุงความหนาแน่นของวงจรให้สูงขึ้น โดยความท้าทายหลักอยู่ที่การรวมวัสดุ Low-k dielectric เข้ากับโลหะทองแดง เพื่อลดค่า Capacitance (RC delay) ซึ่งเป็นปัจจัยวิกฤตในการเพิ่มความเร็วสัญญาณในชิปประมวลผลยุคใหม่

📍 CAREER ROADMAP CONTEXT

STAGE 06 — BEOL & METALLIZATION: Back-End-Of-Line Interconnects
Damascene process (single/dual damascene), Cu electroplating, barrier metals (TaN/Ta/TiN), low-k dielectrics (SiOC, SiCOH), air gaps; BEOL stack optimization, electromigration reliability
Equipment: Novellus CVD, KLA-Tencor ETCH-metric, Hitachi SEM
Path: Process / Fab Engineer, Leading-Edge Technology Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ Damascene คือการควบคุมอัตราการสะสมของโลหะภายในรู (Via/Trench) โดยใช้กระบวนการ Electroplating ซึ่งมีกฎพื้นฐานทางเคมีไฟฟ้าที่ต้องควบคุม โดยความสัมพันธ์ระหว่างความต้านทานและกระแสเป็นไปตามสมการ $I = V / R$ สำหรับกระบวนการชุบทองแดง จะมีการใช้สารเติมแต่ง (Additives) ได้แก่ Suppressors, Accelerators, และ Levelers เพื่อให้มั่นใจว่าทองแดงจะโตจากก้นรูขึ้นมา (Bottom-up filling) ป้องกันการเกิดช่องว่างอากาศ (Voids)

ในเชิงวัสดุศาสตร์ ค่าคงที่ไดอิเล็กตริก (k-value) ของชั้นฉนวนมีความสำคัญอย่างยิ่ง โดยการนำวัสดุกลุ่ม SiOC หรือ SiCOH มาใช้เพื่อลดค่า $k < 3.0$ จะช่วยลดค่าความจุไฟฟ้าปรสิต (Parasitic Capacitance) ซึ่งส่งผลโดยตรงต่อความเร็วในการสลับสถานะของทรานซิสเตอร์ การคำนวณ RC Delay สามารถประมาณได้จาก $RC \approx \rho \cdot \epsilon \cdot (L/A) \cdot (W/D)$ โดยวิศวกรต้องปรับสมดุลระหว่างความหนาของ Barrier layer และเนื้อที่ว่างของโลหะให้เหมาะสมที่สุด

03 กระบวนการและขั้นตอน

กระบวนการ Dual Damascene เริ่มต้นจากการวางชั้น Dielectric ซ้อนทับกัน (Inter-Metal Dielectric) ตามด้วยการทำ Lithography และ Etching เพื่อสร้างช่องทางเชื่อมต่อ (Via) และร่องเชื่อมต่อ (Trench) ในคราวเดียว หลังจากนั้นจะเข้าสู่กระบวนการ Barrier/Seed Deposition โดยการเคลือบวัสดุอย่าง TaN หรือ Ta ด้วยวิธี PVD เพื่อป้องกันทองแดงแพร่ (Diffusion) เข้าสู่ชั้น Dielectric

Deposition: ใช้การเคลือบ Barrier/Seed ด้วยระบบ PVD หรือ CVD เพื่อให้การยึดเกาะแน่นหนา
Cu Electroplating: ใช้สารละลายอิเล็กโทรไลต์ที่มีส่วนผสมของ Copper Sulfate ทำการชุบทองแดงภายใต้การควบคุมกระแสไฟฟ้า
CMP (Chemical Mechanical Polishing): เป็นขั้นตอนสุดท้ายเพื่อขจัดส่วนเกินของโลหะที่ผิวหน้าออกให้เหลือเพียงโครงสร้างโลหะภายในร่องที่กำหนด

04 เทคนิคขั้นสูง

ในเทคโนโลยี sub-5nm การจัดการกับ Electromigration (EM) กลายเป็นปัญหาใหญ่เนื่องจากขนาดเส้นลวดที่เล็กลงทำให้ความหนาแน่นกระแส (Current density) สูงขึ้นมาก วิศวกรต้องเผชิญกับผลกระทบทางฟิสิกส์เชิงปริมาณเมื่อทองแดงมีพฤติกรรมเปลี่ยนไปในระดับนาโนเมตร การใช้ Air gaps เข้ามาแทนที่วัสดุ Dielectric บางส่วนเป็นเทคนิคขั้นสูงเพื่อลดค่า permittivity ให้เข้าใกล้ค่าอากาศ ($k \approx 1.0$) ทำให้ลดการสะสมของประจุได้อย่างมีนัยสำคัญ

Tip: การลดค่า Parasitics ต้องทำควบคู่ไปกับการออกแบบ Stack ชั้นโลหะ (BEOL Stacking) เพื่อเพิ่มความน่าเชื่อถือของสัญญาณ (Signal Integrity) และลดอัตราการเกิดความร้อนสะสมในระดับชิป

05 เครื่องมือและอุปกรณ์

อุตสาหกรรมเซมิคอนดักเตอร์พึ่งพาอุปกรณ์ระดับสูงจากผู้นำตลาด เช่น Applied Materials (AMAT) ที่มีชื่อเสียงด้านเครื่องมือ PVD/CVD แบบฝังตัว (Integrated Systems) และ Lam Research สำหรับเทคโนโลยีการกัด (Etching) ที่แม่นยำสูง

Metrology: เครื่องมือจาก KLA-Tencor เช่น ETCH-metric ใช้สำหรับการตรวจวัดความลึกและ Profile ของร่องที่กัดได้อย่างละเอียดระดับอังสตรอม
SEM Inspection: เครื่องมือจาก Hitachi ถูกนำมาใช้ในการถ่ายภาพโครงสร้าง断面 (Cross-section) เพื่อตรวจสอบ Voids ภายในร่องทองแดง
EDA Software: การออกแบบใช้เครื่องมือจาก Cadence หรือ Synopsys เพื่อทำ Extraction ค่า RC ที่เกิดจากการวาง Layout จริงเทียบกับการผลิต

06 การประยุกต์ใช้ในอุตสาหกรรม

ปัจจุบันโรงงานผลิตชิประดับโลก (Foundries) อย่าง TSMC, Intel, และ Samsung ได้นำเทคโนโลยี 3D Integration และ EUV Lithography มาผนวกเข้ากับกระบวนการ Damascene เพื่อรองรับโครงสร้างแบบ FinFET และ Gate-All-Around (GAA) การทำความเข้าใจ Damascene จึงไม่ใช่แค่เรื่องของโลหะ แต่เป็นเรื่องของระบบนิเวศในการจัดการวัสดุชั้นสูงที่เชื่อมโยงกับซัพพลายเชนทั่วโลก

ความสำเร็จของ Node การผลิตระดับ 3nm หรือ 2nm ขึ้นอยู่กับการจัดการความเสถียรของกระบวนการ Copper Filling เป็นหลัก การที่ Foundry สามารถรักษา Yield ของ Wafer ได้สูงภายใต้โครงสร้างที่ซับซ้อนเช่นนี้ แสดงถึงขีดความสามารถในการแข่งขันในตลาดชิปประมวลผล AI และโมบายล์ที่มีความต้องการพลังงานต่ำแต่ประสิทธิภาพสูงเป็นลำดับต้นๆ