SEMICONDUCTOR — DEEP DIVE

Ruthenium / Mo BEOL (<15nm):
Ruthenium / Mo BEOL (<15nm)

ENGINEERING

01 บทนำ: Ru Beol คืออะไร

ในสถาปัตยกรรมระดับก้าวหน้า (Leading-edge node) ที่ต่ำกว่า 3nm ลงไป การเลือกใช้วัสดุสำหรับ Interconnect ในชั้น Back-End-of-Line (BEOL) กลายเป็นจุดคอขวดสำคัญ เนื่องจากการใช้ทองแดง (Copper - Cu) แบบเดิมประสบปัญหาขีดจำกัดด้าน Electromigration และความต้านทานไฟฟ้าที่เพิ่มขึ้นอย่างรวดเร็วเมื่อขนาด Feature เล็กลง (Size effect)

Ruthenium (Ru) จึงถูกนำเสนอในฐานะวัสดุทางเลือกหลักเพื่อมาทดแทน Cu โดยเฉพาะในตำแหน่งที่ต้องการ Narrow pitch สูงๆ เนื่องจาก Ru มีคุณสมบัติเด่นคือไม่จำเป็นต้องมี Barrier Layer (เช่น TaN/Ta) ที่หนาเกินความจำเป็น ทำให้พื้นที่หน้าตัดสำหรับกระแสไฟฟ้าเพิ่มขึ้นประมาณ 30% และมีความต้านทานรวมที่ต่ำกว่าในระดับสเกลนาโนเมตร รวมถึงการนำแนวคิด Backside Power Delivery Network (BSPDN) มาใช้ควบคู่กัน ทำให้ Ru กลายเป็นเทคโนโลยีเปลี่ยนผ่านสำคัญในการเพิ่มประสิทธิภาพการส่งผ่านพลังงานและลดสัญญาณรบกวนในชิปประมวลผลประสิทธิภาพสูง

📍 CAREER ROADMAP CONTEXT

STAGE 04 — BEOL INNOVATIONS: Advanced BEOL & Backside Power
Ruthenium / Molybdenum interconnects (ทดแทน Cu ที่ narrow pitch <15nm); Supervia / buried power rail; Backside Power Delivery Network (BSPDN) — TSMC Super Power Rail, Intel BSPDN, Samsung BPDN; backside PDN ลด IR drop ได้ >30%; air gap dielectric
Tools: Ansys RedHawk-SC, Cadence Voltus (BSPDN simulation)
Related: Damascene & Cu Interconnects · Backside Power Delivery (BSPDN) · Leading-Edge Overview
Path: Leading-Edge Technology Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ Ru interconnect คือการจัดการกับความต้านทานไฟฟ้า (Resistivity) ภายใต้กฎของ Fuchs-Sondheimer model โดยในขณะที่ Cu ประสบปัญหาการกระเจิงของอิเล็กตรอนที่พื้นผิว (Surface scattering) ในท่อขนาดเล็ก (Confinement) Ruthenium มีค่า Mean free path ของอิเล็กตรอนที่สั้นกว่า ทำให้ค่าความต้านทานไม่พุ่งสูงขึ้นรวดเร็วเท่า Cu

ความสัมพันธ์ของความต้านทาน ($\rho$) สามารถเขียนได้ในรูป $ \rho_{eff} = \rho_0 \left[ 1 + \frac{3}{8k}(1-p) \right] $ โดยที่ $k$ คืออัตราส่วนของขนาดความกว้างต่อ Mean free path ของวัสดุ การเปลี่ยนมาใช้ Ru ที่มีคุณสมบัติ Self-barrier (ไม่ต้องใช้ชั้น Liner) ช่วยให้ลดช่องว่างของวัสดุลง ส่งผลให้การนำกระแสไฟฟ้ามีประสิทธิภาพเชิงปริมาตรที่ดีกว่ามาก นอกจากนี้ Ru ยังมีความทนทานต่ออุณหภูมิและความเสถียรทางเคมีสูง ซึ่งสำคัญมากต่อกระบวนการ Chemical Mechanical Planarization (CMP) ในสภาวะ BEOL ที่มีความร้อนสะสมสูง

03 วิธีการและเทคนิค

กระบวนการผลิต Ru BEOL เริ่มต้นด้วยการประยุกต์ใช้เทคนิค Damascene flow ที่มีการดัดแปลง โดยเริ่มจากการแกะสลัก Trench ลงบน Low-k dielectric ด้วย Plasma etching ที่มีความละเอียดสูง จากนั้นแทนที่จะทำการ PVD เพื่อเคลือบ Barrier เหมือนในระบบ Cu เราจะใช้เทคนิค Atomic Layer Deposition (ALD) เพื่อเคลือบ Ru ลงไปโดยตรงเพื่อให้ได้ Step coverage ที่สมบูรณ์แบบในระดับ Aspect ratio สูงๆ

สำหรับการทำ BSPDN นั้น วิศวกรจะทำการพลิกด้านของ Wafer (Wafer thinning) เพื่อเปิดพื้นที่ทางด้าน Backside แล้วทำการสร้าง Power rails ด้วย Ru ผ่านเทคนิค Nano-through-silicon via (nTSV) เชื่อมต่อไปยังชั้นโลหะชั้นแรกๆ กระบวนการนี้ต้องอาศัยการควบคุมความเรียบของพื้นผิวและการกำจัดรูพรุน (Void formation) อย่างเข้มงวด โดยเฉพาะการใช้สารเคมีในขั้นตอน Wet cleaning ที่ต้องไม่ทำลายชั้นโครงสร้าง dielectric โดยรอบ

04 เทคนิคขั้นสูง

ความท้าทายหลักที่ระดับ sub-5nm คือปัญหา IR Drop และ Signal Integrity เมื่อขนาดสายนำสัญญาณเล็กลงมากจนเกิด Parasitic Resistance/Capacitance (RC) การแก้ปัญหานี้จึงต้องมีการออกแบบ Air Gap Dielectric เข้ามาเสริมเพื่อลดค่า Dielectric constant ($k$) ให้เข้าใกล้ 1.0 ซึ่งช่วยลด Coupling capacitance ระหว่างสายนำสัญญาณได้เป็นอย่างดี

ในเชิงการออกแบบ ความร้อนที่เกิดจากความหนาแน่นของกระแสสูงใน Ru interconnect จำเป็นต้องได้รับการวิเคราะห์เชิง Thermal-Electromigration (EM) อย่างละเอียด นอกจากนี้ยังมีประเด็นเรื่อง Stress induced voiding ที่อาจเกิดขึ้นเนื่องจากความแตกต่างของค่าสัมประสิทธิ์การขยายตัวทางความร้อน (CTE Mismatch) ระหว่าง Ru และ dielectric รอบข้าง ซึ่งนักออกแบบต้องปรับจูนโครงสร้างเพื่อลด Mechanical stress เพื่อรักษาเสถียรภาพของวงจรในระยะยาว

05 เครื่องมือและอุปกรณ์

ในขั้นตอนการออกแบบและจำลองสถานการณ์ เครื่องมือ EDA ระดับมาตรฐานอุตสาหกรรมอย่าง Ansys RedHawk-SC และ Cadence Voltus ถูกนำมาใช้ในการทำ Power Integrity Analysis และการวิเคราะห์ BSPDN เพื่อประเมินความต้านทานรวมของโครงสร้าง Ru แบบ Real-time ตลอดจนการทำ Static/Dynamic IR drop analysis ที่แม่นยำสูง

ในฝั่งการผลิต (Manufacturing) ผู้นำตลาดอย่าง Applied Materials (AMAT) และ Lam Research นำเสนอระบบ ALD/CVD รุ่นใหม่ที่ออกแบบมาเพื่อการสะสม Ru โดยเฉพาะ รวมถึงโซลูชันด้านการทำ Metrology จาก Tokyo Electron (TEL) ที่ใช้ Optical CD และ Scatterometry ในการตรวจวัดความหนาของ Ru ในระดับ Angstrom ขณะที่ ASML มีบทบาทสำคัญในการควบคุมขีดจำกัดของการทำ Patterning ผ่านเครื่อง EUV Lithography เพื่อให้ได้ Pitch ของ interconnect ที่แม่นยำที่สุด

06 การประยุกต์ใช้ในอุตสาหกรรม

ปัจจุบัน Foundries ชั้นนำระดับโลกอย่าง TSMC, Intel และ Samsung กำลังอยู่ในระหว่างการปรับเปลี่ยนกระบวนการผลิตเพื่อนำ Ru และ Molybdenum มาใช้ในชั้นโลหะระดับล่าง (Lower-level interconnects) เพื่อตอบโจทย์ความต้องการของชิป AI และ High-Performance Computing (HPC) ที่ต้องการความเร็วสัญญาณสูงและลดการใช้พลังงาน

การเปลี่ยนผ่านสู่เทคโนโลยีนี้ส่งผลโดยตรงต่อ Supply chain ทั่วโลก เนื่องจาก Ru เป็นโลหะกลุ่ม Platinum group ที่มีราคาสูงและการจัดหาที่ซับซ้อน ทำให้ผู้ผลิตชิปต้องวางกลยุทธ์การจัดซื้อและเทคโนโลยีการรีไซเคิลวัสดุภายในโรงงาน การนำร่องใช้ BSPDN ร่วมกับ Ru ถือเป็นสมรภูมิใหม่ที่บริษัทเหล่านี้ใช้เป็นตัวชี้วัดความเป็นผู้นำทางเทคโนโลยี เพื่อข้ามผ่านกำแพงขีดจำกัดของกฎของมัวร์ (Moore's Law) ในยุคหลัง Silicon-dominated interconnects