Leading Edge
Process Comparison
เปรียบเทียบเทคโนโลยีการผลิตชิประดับแนวหน้าตั้งแต่ 3nm, 2nm จนถึง 1.8nm จากผู้ผลิตชั้นนำ 3 ราย
01 ภาพรวม
การแข่งขันในตลาด Advanced Process Node ในปี 2026 เข้มข้นมาก โดยทั้ง 3 ผู้เล่นหลัก — TSMC, Intel, และ Samsung — เดินเกมด้วยจุดแข็งที่ต่างกัน ทั้งด้าน maturity ของการผลิต, สถาปัตยกรรมทรานซิสเตอร์, ecosystem และตำแหน่งทางธุรกิจในตลาด AI, mobile และ foundry
02 การ์ดเปรียบเทียบ
03 ตารางเปรียบเทียบละเอียด
ตารางนี้ใช้เพื่อเปรียบเทียบภาพรวมเชิงกลยุทธ์และเชิงเทคนิคเบื้องต้น ไม่ควรตีความว่าชื่อโหนดของแต่ละบริษัทสามารถเทียบกันแบบหนึ่งต่อหนึ่งได้ เพราะนิยาม node naming, density target และเงื่อนไขการวัดแตกต่างกัน
| คุณสมบัติ | TSMC N3E | Intel 18A | Samsung SF2 |
|---|---|---|---|
| ขนาดโหนด (Marketing) | 3nm | 1.8nm | 2nm |
| สถานะ | ✅ Production | 🟡 Ramp | 🔴 Early Production |
| ประเภท Transistor | FinFET (3 ด้าน) | RibbonFET GAA (4 ด้าน) | MBCFET GAA (4 ด้าน) |
| Transistor Density | ~290M tr/mm² | ~238-360M tr/mm² | ~231-330M tr/mm² |
| Power Reduction | 25-30% | 35-36% | ~30% |
| Performance Gain | 10-15% | 15% | 12% |
| Backside Power | ❌ ไม่มี | ✅ PowerVia | 🟡 มีใน SF2Z (2027) |
| Yield ปัจจุบัน | สูง / mature | อยู่ในช่วง ramp | อยู่ในช่วงเร่งปรับปรุง |
| Ecosystem / IP | แข็งแรงมาก | กำลังขยายตัว | เล็กกว่าผู้นำตลาด |
| ลูกค้าหลัก | Apple, AMD, NVIDIA | Intel internal + ลูกค้าเป้าหมายภายนอก | Mobile, Automotive, ลูกค้า foundry บางส่วน |
| สถานที่ผลิต | ไต้หวัน | สหรัฐอเมริกา (Arizona) | เกาหลีใต้ |
04 เทคโนโลยีหลัก
ความต่างระหว่างทั้งสามรายในช่วงนี้ไม่ได้อยู่แค่ขนาดเชิงการตลาด แต่รวมถึงจังหวะการเปลี่ยนผ่านจาก FinFET ไปสู่ GAA และการเริ่มนำ backside power delivery เข้ามาใช้เพื่อแก้ข้อจำกัดด้าน power integrity และ routing congestion
🔴 FinFET vs GAA
| เทคโนโลยี | FinFET | GAA (Gate-All-Around) |
|---|---|---|
| โครงสร้าง | Gate ล้อม Fin 3 ด้าน | Gate ล้อม Channel 4 ด้าน |
| ควบคุม Leakage | ดี | ดีกว่า |
| Scaling Potential | ถึงขีดจำกัด | ยืดหยุ่นกว่า |
| ผู้ใช้ | TSMC N3E | Intel 18A, Samsung SF2 |
⚡ PowerVia (Backside Power Delivery)
เทคโนโลยี backside power delivery ที่ Intel ผลักดันอย่างจริงจัง โดยแยกโครงข่ายจ่ายไฟไปด้านหลัง wafer แนวคิดนี้มีความสำคัญต่ออุตสาหกรรมเพราะเมื่อ cell หนาแน่นขึ้น การแยก power และ signal ออกจากกันเริ่มเป็นวิธีสำคัญในการรักษา performance ของ logic ระดับสูง:
- เพิ่ม Density 5-10%
- ลด IR Drop ~4%
- กระจายความร้อนดีขึ้น
05 ข้อดี/ข้อเสียแต่ละราย
ในเชิงธุรกิจยังไม่มีตัวเลือกใดชนะทุกมิติ บางรายเด่นเรื่อง maturity, บางรายเด่นเรื่องนวัตกรรมสถาปัตยกรรม, และบางรายอาจดึงดูดลูกค้าด้วยความยืดหยุ่นทาง commercial terms หรือการกระจายความเสี่ยงของ supply chain
- Maturity สูงและเสถียร
- Ecosystem แข็งแรงมาก
- Yield สูง
- ยังใช้ FinFET
- ไม่มี Backside Power
- PowerVia ช่วยเพิ่มมุมได้เปรียบด้าน PDN
- RibbonFET GAA เป็นก้าวสำคัญหลัง FinFET
- ผลิตในสหรัฐฯ
- อยู่ในช่วงพิสูจน์ yield และ ramp
- Ecosystem ภายนอกยังเล็กกว่า TSMC
- ตลาดจับตาเรื่อง schedule execution
- MBCFET GAA
- ประสบการณ์ GAA มาก
- อาจมีความยืดหยุ่นด้าน commercial terms
- Yield ช่วงต้นยังเป็นประเด็นสำคัญ
- ลูกค้าบางส่วนให้ความสำคัญกับความนิ่งของ roadmap
- Ecosystem ยังเล็กกว่าผู้นำตลาด
06 สรุป — แนวทางการเลือก
Intel 18A — น่าสนใจเมื่อมองหา GAA + backside power delivery และต้องการตัวเลือกการผลิตในสหรัฐฯ พร้อมยอมรับความเสี่ยงช่วง ramp ได้มากขึ้น
Samsung SF2 — เหมาะกับลูกค้าที่ต้องการ ทางเลือกเชิงกลยุทธ์นอกเหนือจาก TSMC และสนใจ roadmap GAA ของ Samsung โดยยังต้องติดตาม maturity อย่างใกล้ชิด
07 Roadmap 2027–2030: Beyond 2nm
หลังจาก 2nm/1.8nm สาย process จะยิ่งซับซ้อนขึ้น ด้วยเทคโนโลยีใหม่อย่าง High-NA EUV, Complementary FET (CFET) และ 3D stacking อย่างไรก็ตาม roadmap ระยะยาวของทุกบริษัทมีความไม่แน่นอนสูง และมักขึ้นกับความสำเร็จของ node ปัจจุบันในการสร้าง yield และความคุ้มทุนก่อน
| Node / Year | TSMC | Intel | Samsung | Key Innovation |
|---|---|---|---|---|
| 2025 | N2 (GAA) | 18A (RibbonFET) | SF2 (MBCFET) | GAA mainstream, BSPDN pioneer |
| 2026 | N2P, A16 (BSPDN) | 14A | SF2P (Yield fix) | BSPDN เริ่มแพร่หลายในหลายราย |
| 2027 | N1.4 (~1nm class) | 14A-E | SF2Z (BSPDN) | High-NA EUV, <1nm class naming |
| 2028–2030 | A14 / Beyond | 10A / Beyond | SF1 / Beyond | CFET, 3D Logic Stacking, 2D Materials |
08 AI Chip Boom & Foundry Demand
ปี 2023–2026 AI ทำให้ demand สำหรับ advanced node (5nm–2nm) พุ่งสูงอย่างมีนัยสำคัญ เพราะ GPU, AI accelerator และ HBM memory ต้องการทั้ง logic density สูงและ packaging ระดับสูง จุดสำคัญคือคอขวดของอุตสาหกรรมไม่ได้อยู่ที่ wafer front-end เพียงอย่างเดียว แต่รวมถึง CoWoS, HBM, advanced test และ power infrastructure ของ data center ด้วย
| AI Chip | Foundry & Node | Wafer Demand/yr | Key Bottleneck |
|---|---|---|---|
| NVIDIA H100/H200 | TSMC N4P | >500K 12" | CoWoS Packaging |
| NVIDIA B200 (Blackwell) | TSMC N3E + CoWoS | >800K 12" | CoWoS + HBM3E |
| Google TPU v5 | TSMC N5 / N4 | >200K 12" | Custom Optical I/O |
| Apple M4 Pro/Max | TSMC N3E | >300K 12" | Test Capacity |
| AMD MI300X | TSMC N5/N6 (Chiplet) | >400K 12" | Yield per Chiplet |
09 Cost per Transistor Analysis
แม้ว่า node จะเล็กลงทุกรุ่น แต่ cost per transistor ไม่ได้ลดลงตามสัดส่วนเสมออีกต่อไป นี่คือหนึ่งในสัญญาณสำคัญของยุคหลัง "End of Dennard Scaling" ซึ่งทำให้อุตสาหกรรมต้องพึ่ง advanced packaging, chiplet และการแยก workload ไปยัง node ที่เหมาะสมมากขึ้น
| Node | Wafer Cost (est.) | Density (MTr/mm²) | Cost/MTr (normalized) |
|---|---|---|---|
| 28nm (mature) | ~$3,000 | ~29 | Baseline |
| 7nm | ~$10,000 | ~97 | ~0.35x (better) |
| 5nm | ~$16,000 | ~170 | ~0.30x |
| 3nm (N3E) | ~$20,000 | ~290 | ~0.22x |
| 2nm (N2) | ~$25,000 (est.) | ~400 (est.) | ~0.20x (est.) |