Backside Power Delivery (BSPDN):
Backside Power Delivery (BSPDN)
01 บทนำ: Bspdn คืออะไร
Backside Power Delivery Network (BSPDN) คือการปฏิวัติโครงสร้างพื้นฐานของชิปประมวลผลยุคถัดไป โดยการย้ายการจ่ายไฟ (Power Rails) จากด้านหน้า (Front-side) ของเวเฟอร์ลงไปไว้ที่ด้านหลัง (Backside) ซึ่งเป็นการแยกทางเดินสัญญาณ (Signal) ออกจากทางเดินไฟ (Power) อย่างเด็ดขาด
ในเทคโนโลยีโหนดต่ำกว่า 5nm ปัญหา IR Drop และความหนาแน่นของสายสัญญาณในชั้น BEOL (Back-End-of-Line) กลายเป็นคอขวดสำคัญ การย้าย PDN ลงไปด้านหลังช่วยลดความต้านทานไฟฟ้าและเพิ่มพื้นที่ว่างบนหน้าเวเฟอร์ ทำให้การออกแบบทรานซิสเตอร์มีความยืดหยุ่นมากขึ้น ถือเป็นกุญแจสำคัญสู่ยุค 2nm และ 1.4nm (Angstrom era)
Ruthenium / Molybdenum interconnects (ทดแทน Cu ที่ narrow pitch <15nm); Supervia / buried power rail; Backside Power Delivery Network (BSPDN) — TSMC Super Power Rail, Intel BSPDN, Samsung BPDN; backside PDN ลด IR drop ได้ >30%; air gap dielectric
Tools: Ansys RedHawk-SC, Cadence Voltus (BSPDN simulation)
Related: Damascene & Cu Interconnects · Ruthenium / Mo BEOL (<15nm) · Leading-Edge Overview
Path: Leading-Edge Technology Engineer
02 หลักการพื้นฐาน
หัวใจสำคัญของ BSPDN คือการลด Parasitic Resistance (R) และ Capacitance (C) ที่เกิดจากสายสัญญาณที่เบียดเสียดกัน การเปลี่ยนมาใช้โลหะที่มีความต้านทานต่ำในขนาดเล็ก (Scaled dimensions) อย่าง Ruthenium (Ru) หรือ Molybdenum (Mo) แทนทองแดง (Cu) นั้นพิจารณาจากสมการความต้านทาน $R = \rho \frac{L}{A}$ โดยที่ $\rho$ คือสภาพต้านทานไฟฟ้า
เมื่อขนาดพิตช์ (Pitch) เล็กลงจนถึงระดับ sub-20nm การใช้ทองแดงต้องอาศัย Barrier/Liner layer ที่หนาเกินสัดส่วน ทำให้พื้นที่ทางเดินไฟฟ้าลดลงอย่างมาก การใช้ Ru หรือ Mo ช่วยให้ไม่ต้องมี Liner และทนต่อ Electromigration ได้ดีกว่าที่ขนาดเล็กๆ ช่วยรักษาค่าคงที่การนำไฟฟ้าได้ดีกว่าทองแดงถึง 30%
03 วิธีการและเทคนิค
กระบวนการผลิต BSPDN เริ่มจากการทำ Wafer Thinning เพื่อขัดผิวหน้าเวเฟอร์ด้านหลังจนเหลือความหนาระดับไมครอน จากนั้นจึงทำ Nano-TSV (Through Silicon Via) เพื่อเชื่อมต่อไฟจากด้านหลังทะลุผ่าน Substrate ไปยัง Source/Drain ของทรานซิสเตอร์
ขั้นตอนสำคัญคือการใช้เทคนิค Damascene process แบบใหม่ หรือการทำ Selective Deposition เพื่อฝัง Ruthenium ลงใน Trench โดยใช้ ALD (Atomic Layer Deposition) เพื่อให้ได้ความเรียบเนียนระดับอะตอม นอกจากนี้ยังมีการใช้ Air gap dielectric ร่วมด้วยเพื่อลดค่า Dielectric constant ($k$) ของฉนวนระหว่างบรรทัด ทำให้ลดสัญญาณรบกวน (Crosstalk) ได้อย่างมีประสิทธิภาพ
04 เทคนิคขั้นสูง
ความท้าทายหลักอยู่ที่ Thermal Management เนื่องจากความร้อนจากการทำงานของทรานซิสเตอร์ถูกถ่ายเทผ่าน Substrate ที่บางลง และปัญหา Mechanical Stress ที่เกิดจากการทำ Wafer Thinning ซึ่งส่งผลต่อความน่าเชื่อถือของตัวอุปกรณ์ (Reliability)
การแก้ปัญหาเหล่านี้ต้องอาศัยการจำลองขั้นสูง (Multi-physics simulation) เพื่อประเมินค่า Self-heating และการแพร่ของอะตอมโลหะเข้าสู่ซิลิคอน (Metal diffusion) วิศวกรระดับชั้นนำต้องคอยควบคุมการเกิดกระแสรั่วไหลผ่านรอยต่อ TSV และจัดการความสมดุลระหว่างโครงสร้างโมเลกุลของ Barrier layer กับการนำไฟฟ้าของโลหะที่ใช้ในช่องเชื่อมต่อระดับนาโน
05 เครื่องมือและอุปกรณ์
ในการออกแบบและตรวจสอบ BSPDN จำเป็นต้องใช้ EDA Tools ที่รองรับการจำลองโครงสร้าง 3D ที่ซับซ้อน ได้แก่ Ansys RedHawk-SC สำหรับวิเคราะห์ Power Integrity และ Cadence Voltus สำหรับการจำลอง Static/Dynamic IR drop ในสถาปัตยกรรม Power Delivery Network แบบใหม่
ในฝั่งการผลิต อุปกรณ์หลักมาจากบริษัทชั้นนำเช่น Applied Materials (AMAT) และ Lam Research ที่มีเทคโนโลยีการทำ Etch และ Deposition แบบ Selective ที่มีความละเอียดสูง ส่วน Tokyo Electron (TEL) มีบทบาทสำคัญในเครื่องมือ Wet Cleaning และ Spin Process เพื่อรองรับความบางของเวเฟอร์ในกระบวนการ Backside processing
06 การประยุกต์ใช้ในอุตสาหกรรม
ปัจจุบันยักษ์ใหญ่ในอุตสาหกรรมอย่าง Intel ได้นำเสนอเทคโนโลยี PowerVia ในโหนด Intel 20A ซึ่งเป็นการพิสูจน์ความสำเร็จครั้งแรกของการนำ BSPDN มาใช้ในระดับอุตสาหกรรม ส่วน TSMC และ Samsung ต่างกำลังเร่งพัฒนากระบวนการนี้เพื่อใช้ในโหนด A16 และ 2nm ตามลำดับ
ความเปลี่ยนแปลงนี้ส่งผลกระทบโดยตรงต่อ Supply Chain ของวัสดุโลหะพิเศษ (Ruthenium Precursors) และอุปกรณ์ในกลุ่ม Metrology/Inspection ที่ต้องตรวจวัดความลึกของ TSV ในระดับที่แม่นยำสูง การย้ายไปสู่ BSPDN ไม่ได้เป็นเพียงการปรับปรุงโครงสร้าง แต่เป็นการยกระดับมาตรฐานการออกแบบชิปที่ส่งผลต่อประสิทธิภาพของ AI Hardware และ Mobile Processor ทั่วโลก