TEST ENGINEERING — ATE

ATE Systems: Advantest & Teradyne

ENGINEERING

01 บทนำ: ATE Systems: Advantest & Teradyne คืออะไร

ในโลกของการผลิตเซมิคอนดักเตอร์และวงจรรวม (IC) ระบบ Automated Test Equipment (ATE) คือด่านสุดท้ายที่มีความสำคัญที่สุดก่อนที่ชิปจะถูกส่งมอบไปยังผู้บริโภค หน้าที่หลักของ ATE คือการคัดแยกชิปที่ผ่านเกณฑ์ (Good Die) ออกจากชิปที่มีข้อบกพร่อง (Defective Die) ผ่านการทดสอบทางไฟฟ้าที่รวดเร็ว แม่นยำ และมีความน่าเชื่อถือระดับสูง กระบวนการนี้ครอบคลุมตั้งแต่การทดสอบบนเวเฟอร์ (Wafer Sort / Wafer Probe) ไปจนถึงขั้นตอนการประกอบเสร็จสมบูรณ์ (Final Test)

ในอุตสาหกรรมปัจจุบัน มีผู้เล่นยักษ์ใหญ่สองรายที่ครอบครองตลาด ATE เกือบทั้งหมด ได้แก่ Advantest กับสถาปัตยกรรม V93000 และ Teradyne กับแพลตฟอร์ม UltraFLEX / J750 ซึ่งระบบเหล่านี้ถูกใช้งานโดยบริษัทออกแบบชิปชั้นนำ (Fabless) และโรงงานรับจ้างผลิต (OSAT & Foundry) เพื่อรันโปรแกรมทดสอบ (Test Program) ที่พัฒนาขึ้นมาเฉพาะตัว สำหรับควบคุมพารามิเตอร์ทางไฟฟ้า เช่น ความถี่, แรงดันไฟฟ้า และสัญญาณดิจิทัลให้เป็นไปตามเอกสารระบุคุณลักษณะเฉพาะ (Datasheet)

ความท้าทายหลักของวิศวกรทดสอบ (ATE Test Engineer) ไม่ใช่เพียงแค่การคัดแยกชิปเสีย แต่ยังรวมถึงการทำ Test Time Optimization (TTO) เพื่อลดต้นทุนการทดสอบต่อหน่วย (Cost of Test) ซึ่งถือเป็นปัจจัยชี้ชะตาความสำเร็จในเชิงพาณิชย์ของผลิตภัณฑ์เซมิคอนดักเตอร์ เพราะทุกๆ วินาทีที่ชิปอยู่บนเครื่องทดสอบหมายถึงค่าใช้จ่ายมหาศาลที่เพิ่มขึ้นอย่างหลีกเลี่ยงไม่ได้

📍 CAREER ROADMAP CONTEXT

STAGE 02 — ATE & TEST PROGRAM DEVELOPMENT: Automated Test Equipment (ATE)
เขียน test program บน Teradyne UltraFLEX / J750 หรือ Advantest V93000 — DC test, AC test, functional test, test flow, binning, test time optimization
Tools: IG-XL (Teradyne), SmarTest (Advantest), Tcl/Python scripting
Related: ATE Platform — Teradyne UltraFLEX · DC / AC / Functional Test Methods · Test Flow & Bin Mapping
Path: Test Engineer (ATE / DFT)

02 หลักการพื้นฐาน

หัวใจสำคัญของเทคโนโลยี ATE ตั้งอยู่บนหลักการวัดค่าและกระตุ้นสัญญาณทางไฟฟ้า (Electrical Stimulus & Measurement) ของโครงสร้างสารกึ่งตัวนำในระดับนาโนวินาที โดยทั่วไปสามารถแบ่งประเภทการทดสอบออกได้เป็น 3 ส่วนหลัก ดังนี้

DC Parametric Test: เน้นการตรวจสอบความสมบูรณ์เชิงกายภาพและการใช้พลังงานของชิป เช่น การทดสอบความต่อเนื่องของวงจร (Continuity / Open-Short Test) เพื่อเช็คความเสียหายของ ESD protection diode, การวัดกระแสรั่วไหล (Leakage Current: $I_{leak}$) และการวัดการบริโภคกระแสขณะทำงานและสแตนด์บาย ($I_{dd}$ และ $I_{ddq}$ ) โดยอาศัยโมดูล Parametric Measurement Unit (PMU) ของเครื่อง ATE ที่มีความแม่นยำสูง
AC Parametric Test: เน้นการวิเคราะห์ลักษณะทางด้านเวลา (Timing Characteristics) เช่น Setup Time, Hold Time และ Propagation Delay เพื่อให้มั่นใจว่าชิปสามารถประมวลผลสัญญาณได้ตามข้อจำกัดของเวลา
Functional Test: การป้อนข้อมูลดิจิทัล (Digital Patterns หรือ Test Vectors) เข้าสู่ขาพินของชิปที่ความเร็วระดับเมกะเฮิรตซ์ไปจนถึงกิกะเฮิรตซ์ เพื่อจำลองการทำงานของ Logic Gates ภายในตัวชิป โดยเทียบกับความถี่ของสัญญาณนาฬิกาตามสมการความสัมพันธ์:
$ f = \\frac{1}{T} $
เมื่อ $f$ คือความถี่การทำงาน และ $T$ คือคาบเวลา (Period) ของการส่งผ่านสัญญาณดิจิทัล

ในแง่ของฟิสิกส์เซมิคอนดักเตอร์ กระบวนการวัดกระแสและแรงดันไฟฟ้าตกคร่อมสารกึ่งตัวนำประเภท MOSFET จะถูกควบคุมด้วยสมการพฤติกรรมของทรานซิสเตอร์ เช่น:

$ I_D = \\frac{1}{2}\\mu_n C_{ox} \\frac{W}{L} (V_{GS} - V_{th})^2 $

ทว่าในการทดสอบจริง อุปสรรคสำคัญคือ Contact Resistance ($R_c$) ระหว่างหัวเข็มทดสอบ (Probe Needle/Pogo Pin) กับแผ่นสัมผัสบนชิป (Pad/Ball) ซึ่งอาจทำให้แรงดันไฟฟ้าที่วัดได้คลาดเคลื่อนตามกฎของโอห์ม:

$ V_{drop} = I \\times R_c $

ด้วยเหตุนี้ วิศวกรจึงต้องทำกระบวนการ Calibration และปรับชดเชยค่าสัมประสิทธิ์เหล่านี้เป็นระยะเพื่อรักษาเสถียรภาพของการวัด (Measurement Repeatability)

03 วิธีการและเทคนิค

กระบวนการพัฒนาและปรับใช้ Test Program เพื่อทดสอบอุปกรณ์เซมิคอนดักเตอร์ผ่านเครื่องทดสอบ Advantest V93000 (ใช้ซอฟต์แวร์ SmarTest) หรือ Teradyne UltraFLEX (ใช้ซอฟต์แวร์ IG-XL) มีขั้นตอนมาตรฐานดังต่อไปนี้:

ขั้นตอนแรกเริ่มต้นจากการแปลงข้อมูลจำลองการทดสอบจากขั้นตอนการออกแบบ (DFT - Design for Test) หรือ ATPG (Automated Test Pattern Generation) ไปเป็นนามสกุลไฟล์ที่เครื่องทดสอบเข้าใจ (เช่น WGL หรือ STIL) จากนั้นจะทำการสร้างเอกสารข้อกำหนดพารามิเตอร์ ได้แก่ Pin Map (การจับคู่ขาช่องสัญญาณของเครื่อง ATE กับขาจริงของตัวอุปกรณ์), Timing Map, และ Levels Map (กำหนดแรงดันไฟฟ้า Logic High/Low ของช่องสัญญาณอินพุตและเอาต์พุต)

ลำดับขั้นตอนการทดสอบ (Test Flow Sequence) โดยทั่วไปจะประกอบไปด้วย:

Power-on Test & Continuity: จ่ายกระแสไฟเพื่อตรวจสอบการลัดวงจรและการต่อกันของขาสัญญาณ
DC Measurement: วัดกระแสรั่วไหล $I_{leak}$ และระดับแรงดันเอาต์พุตของแหล่งจ่ายไฟ
Digital Functional & Scan Test: โหลด Pattern เข้าเครื่องเพื่อทำการสแกนโครงสร้างภายใต้การทดสอบ (Scan Insertion / Scan Chains) และกระตุ้นวงจรภายใน
AC Timing Test & BIST: ทำการวัดประสิทธิภาพและความเร็วสูงสุด รวมถึงการกระตุ้น Memory BIST (Built-In Self-Test) สำหรับทดสอบหน่วยความจำภายในชิป
Bin Mapping: การคัดแยกชิปตามผลลัพธ์ โดยจำแนกออกเป็น Hard Bin (การคัดแยกทางกายภาพ เช่น ตกเกรดดี, ตกเกรดเสีย) และ Soft Bin (การจัดเก็บในฐานข้อมูลเพื่อจัดกลุ่มย่อยตามพารามิเตอร์ เช่น ระดับประสิทธิภาพความเร็วสูงสุด)

Best Practice: เพื่อลดเวลาในการทดสอบ (Test Time) ควรทำการทดสอบแบบขนานหรือ Multi-site Testing (เช่น x16, x32 หรือ x64 ไซต์พร้อมกัน) และประยุกต์ใช้ภาษาสคริปต์อย่าง Tcl/Python ใน SmarTest หรือ VBA/Tcl ใน IG-XL เพื่อสร้างระบบสคริปต์อัตโนมัติในการรวบรวมข้อมูล Log และปรับแต่งพารามิเตอร์ทดสอบอย่างรวดเร็วโดยไม่ต้องแก้ไขโปรแกรมหลัก

04 เทคนิคขั้นสูง

เมื่อเทคโนโลยีการผลิตก้าวเข้าสู่โหนดระดับ sub-5nm และโครงสร้างทรานซิสเตอร์แบบ FinFET และ GAA (Gate-All-Around) ความต้องการความแม่นยำในการวัดค่าได้เปลี่ยนไปอย่างสิ้นเชิง ความท้าทายระดับสูงที่วิศวกรทดสอบต้องเผชิญหน้าประกอบไปด้วย:

Thermal Management & Self-Heating Effect: ชิปที่มีความหนาแน่นสูงระดับพันล้านทรานซิสเตอร์จะเกิดการสะสมความร้อนอย่างรวดเร็วในเสี้ยววินาทีเมื่อเริ่มรัน Functional Pattern หากอุณหภูมิที่รอยต่อพิน (Junction Temperature) เปลี่ยนแปลงอย่างรวดเร็ว จะส่งผลให้แรงดันไฟฟ้าเริ่มเปลี่ยนระดับสัญญาณ (Threshold Voltage: $V_{th}$) เกิดความผันผวน ส่งผลให้เกิดความผิดพลาดในการตัดสินผลลัพธ์แบบ Pass/Fail การนำเทคนิค Active Thermal Control (ATC) มาใช้ร่วมกับ Test Socket จึงเป็นสิ่งจำเป็นเพื่อเสถียรภาพในการวัดระดับอุณหภูมิสูงสุด (Hot Test) และต่ำสุด (Cold Test)

Parasitic Effects & Signal Integrity: การทำงานที่ระดับความถี่ Multi-GHz บนชิปส่งสัญญาณความเร็วสูง เช่น PCIe Gen 6 หรือ LPDDR5 อุปกรณ์เชื่อมต่อภายนอก (Load Board / Probe Card) จะเกิดปรากฏการณ์สูญเสียสัญญาณและการสะท้อนของสัญญาณ (Reflection & Crosstalk) จากค่าความเหนี่ยวนำแฝง (Parasitic Inductance) และความจุไฟฟ้าแฝง (Parasitic Capacitance) ของเส้นทองแดงและขาสปริง Pogo pin วิธีแก้ไขคือการควบคุมค่าอิมพีแดนซ์ (Controlled Impedance) ที่ $50\ \Omega$ อย่างเคร่งครัด รวมถึงการเปลี่ยนมาใช้เทคนิค Loopback Testing และ BIST-on-ATE เพื่อให้การวัดประสิทธิภาพความเร็วสูงทำได้ภายในตัวชิปเองโดยไม่ต้องวิ่งผ่านพินทดสอบที่มีข้อจำกัดทางกายภาพ

นอกจากนี้ยังมีการประยุกต์ใช้วิธีวิเคราะห์ข้อมูลขั้นสูง Adaptive Test ร่วมกับ Machine Learning ในการวิเคราะห์ข้อมูลทดสอบแบบ Real-time เพื่อทำการปรับแรงดันและกระแสไฟฟ้าแบบพลวัต (Dynamic Limits Adjustments) ช่วยลดปริมาณชิปดีที่ถูกทิ้งแบบผิดพลาด (False Failure) ส่งผลให้ได้ Yield สูงสุดโดยไม่สูญเสียความน่าเชื่อถือของผลิตภัณฑ์

05 เครื่องมือและอุปกรณ์

ในระบบนิเวศการทำงานของ ATE Tools เครื่องมือทดสอบและซอฟต์แวร์จะแบ่งออกเป็นระบบหลักดังต่อไปนี้:

1. เครื่องมือระบบฮาร์ดแวร์ ATE:

Teradyne UltraFLEX / UltraFLEXplus: มาพร้อมสถาปัตยกรรมแบบเปิดและระบบอินพุต/เอาต์พุตที่มีแบนด์วิดท์มหาศาล รองรับพินจำนวนมาก เหมาะสำหรับการทดสอบชิปความเร็วสูง (HPC) และโซลูชันด้าน RF ที่มีความสลับซับซ้อน
Teradyne J750: เป็นมาตรฐานการทดสอบที่มีต้นทุนคุ้มค่า มุ่งเน้นชิปประเภทไมโครคอนโทรลเลอร์ (MCU) และไอซีราคาประหยัดที่มีความต้องการพินจำนวนปานกลาง
Advantest V93000 EXA Scale / Pin Scale: โดดเด่นอย่างมากในกลุ่มชิป SoC ประสิทธิภาพสูง, ชิปประมวลผลกราฟิก (GPU), ชิปปัญญาประดิษฐ์ (AI Accelerator) ด้วยสถาปัตยกรรมความยืดหยุ่นและการขยายตัวของการทำงานร่วมกับพาร์ทเนอร์ภายนอก

2. ซอฟต์แวร์ประจำเครื่องและ EDA Tools:

IG-XL (Teradyne): ซอฟต์แวร์ควบคุมการทำงานที่สร้างขึ้นโดยอิงแพลตฟอร์ม Microsoft Excel ทำให้การกำหนดพารามิเตอร์และการจัดการ Datasheet เป็นเรื่องง่าย รวดเร็ว และเป็นที่นิยมอย่างแพร่หลายในฝั่งสหรัฐอเมริกา
SmarTest 7 / SmarTest 8 (Advantest): ซอฟต์แวร์ระดับองค์กรที่ใช้การโปรแกรมเชิงวัตถุ (Object-Oriented Programming) รองรับโครงสร้างการทำงานแบบโมดูลาร์ สะดวกต่อการเขียนสคริปต์ควบคุมที่ซับซ้อน
DFT & ATPG Tools: ซอฟต์แวร์อย่าง Synopsys TestMAX, Cadence Modus, และ Siemens Tessent ทำหน้าที่สังเคราะห์วงจรทดสอบจากพฤติกรรมการจำลองการทำงานเพื่อนำมาแปลงเป็นรูปแบบเวกเตอร์อินพุตที่ใช้ร่วมกับ ATE
Data Analysis Tools: เครื่องมืออย่าง JMP (SAS), spotfire หรือไลบรารีของภาษา Python เช่น Pandas และ Matplotlib สำหรับประมวลผลไฟล์ข้อมูลในรูปแบบไฟล์ STDF (Standard Test Data Format) เพื่อทำสรุปสถิติกระบวนการควบคุม (SPC)

06 การประยุกต์ใช้ในอุตสาหกรรม

ในแง่ของห่วงโซ่อุปทานระดับโลก (Global Supply Chain) ของอุตสาหกรรมเซมิคอนดักเตอร์ ขั้นตอน ATE ถือเป็นตัวชี้วัดความสามารถในการทำกำไรของบริษัทออกแบบและผู้รับจ้างผลิต โรงงานระดับโลกอย่าง TSMC, Intel Foundry และ Samsung Foundry รวมถึงบริษัทประกอบแพ็คเกจวงจรรวมระดับ Tier-1 (OSAT) เช่น ASE และ Amkor ต่างใช้ข้อมูลการทดสอบจากการทดสอบบนแผ่นเวเฟอร์ (Wafer Sort) เพื่อป้อนกลับเป็นข้อมูลการผลิต (Feedback Loop) ไปยังขั้นตอนต้นน้ำ (Fab Manufacturing Process) เพื่อช่วยวิเคราะห์จุดบกพร่องของเครื่องจักรในการพิมพ์ลวดลายวงจรหรือการกัดกร่อน (Lithography & Etching Drift)

นอกจากนี้ ในอุตสาหกรรมเฉพาะทางที่ให้ความสำคัญกับความน่าเชื่อถือและความปลอดภัยเป็นสิ่งแรก เช่น ชิปเซมิคอนดักเตอร์สำหรับยานยนต์ (Automotive Semiconductors) ซึ่งต้องได้รับการควบคุมภายใต้มาตรฐานความปลอดภัยสูงสุด เช่น AEC-Q100 และ ISO 26262 จะมีระดับการตรวจสอบที่เข้มข้นอย่างยิ่ง โดยจะต้องบรรลุมาตรฐานเป้าหมายความล้มเหลวที่ระดับศูนย์ Zero Defect (0 PPB - Parts Per Billion) ผ่านการทำขั้นตอนการทดสอบที่รวดเร็วควบคู่กับกระบวนการ Burn-In Test เพื่อเร่งการเกิดความเสียหายของชิปก่อนที่จะนำไปประกอบลงในยานพาหนะจริง

ท้ายที่สุด การทำงานร่วมกันระหว่างวิศวกรฝ่ายออกแบบ (Design Team) และวิศวกรทดสอบ (Test Team) ในการวางแผนล่วงหน้าตั้งแต่ขั้นตอนแรกของการพัฒนาไอซี จะช่วยลดความสิ้นเปลืองของทรัพยากร พัฒนารอยต่อของการสร้าง Yield และย่นระยะเวลาการนำสินค้าใหม่ออกสู่ตลาด (Time-to-Market) ซึ่งนับเป็นความได้เปรียบในการแข่งขันอย่างมหาศาลท่ามกลางการแย่งชิงส่วนแบ่งการตลาดในยุคเทคโนโลยี AI และยานยนต์ไฟฟ้า (EV) ในปัจจุบัน