SEMICONDUCTOR — DEEP DIVE

Neuromorphic & ReRAM:
Neuromorphic & ReRAM

ENGINEERING

01 บทนำ: Neuromorphic คืออะไร

ในยุคที่กฎของมัวร์ (Moore's Law) เผชิญกับข้อจำกัดทางฟิสิกส์ การก้าวข้ามผ่านโหนด 2nm จำเป็นต้องอาศัยสถาปัตยกรรมระดับปฏิวัติวงการ Neuromorphic Computing ผสานเข้ากับ CFET (Complementary FET) สถาปัตยกรรมแบบ 3D Stacked ที่ซ้อน nCFET และ pCFET ไว้ในแนวตั้ง คือกุญแจสำคัญในการเพิ่มความหนาแน่นของทรานซิสเตอร์เป็นสองเท่า

เทคโนโลยีนี้ไม่ได้มุ่งเน้นแค่การลดขนาด (Scaling) แต่เป็นการออกแบบชิปที่จำลองการทำงานของโครงข่ายประสาทในสมองมนุษย์ โดยใช้วัสดุ 2D อย่าง MoS₂ หรือ WSe₂ มาเป็น monolayer channel เพื่อแก้ปัญหา Short Channel Effect (SCE) ที่รุนแรงในโหนดระดับอะตอม การบูรณาการร่วมกับหน่วยความจำประเภท Memristor/ReRAM ช่วยให้เกิดสถาปัตยกรรมแบบ In-Memory Computing ที่ลดคอขวดด้านพลังงาน (Von Neumann Bottleneck) ได้อย่างมหาศาล

📍 CAREER ROADMAP CONTEXT

STAGE 06 — FUTURE NODES: Beyond 2nm: 2D Materials & Neuromorphic
CFET (2D/3D stacked nCFET+pCFET); 2D materials (MoS₂, WSe₂) สำหรับ monolayer channel; graphene nanoribbon (GNR) interconnects; negative capacitance FET (NC-FET); neuromorphic computing (memristor/ReRAM); photonic-electronic integration
Tools: TCAD, DFT/ab-initio simulation (VASP), IRDS 2024 beyond Si chapter
Related: CFET Architecture · 2D Materials (MoS₂ / WSe₂) · Photonic Integration
Path: Leading-Edge Technology Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ Neuromorphic Computing ในระดับเซมิคอนดักเตอร์คือการใช้ Memristive devices เพื่อจำลอง Synaptic Weight ผ่านการเปลี่ยนสถานะความต้านทาน (Conductance) ซึ่งควบคุมโดยอิออนที่เคลื่อนที่ภายใน Solid-state electrolyte โดยอ้างอิงสมการสถานะพื้นฐานของ Memristor:

$ I(t) = G(w, V, t) \cdot V(t) $

ในด้านวัสดุศาสตร์ การเปลี่ยนจาก Silicon Bulk มาใช้ 2D Transition Metal Dichalcogenides (TMDCs) อย่าง MoS₂ ช่วยให้เราสามารถควบคุม Bandgap ได้ผ่านจำนวน Layer ในระดับ Monolayer ซึ่งมีลักษณะเป็น Atomic scale ทำให้ได้ Subthreshold Swing (SS) ที่ใกล้เคียงขีดจำกัดทางทฤษฎี โดยในอนาคตการนำหลักการ Negative Capacitance (NC-FET) ที่ใช้ Ferroelectric layer (เช่น Hf₀.₅Zr₀.₅O₂) เข้ามาช่วย จะสามารถเอาชนะ Boltzmann Tyranny และลดการใช้พลังงานได้เกินกว่าขีดจำกัดเดิมที่ 60 mV/dec

03 วิธีการและเทคนิค

กระบวนการผลิต CFETs และอุปกรณ์ Neuromorphic จำเป็นต้องอาศัยเทคโนโลยีการสะสมชั้นฟิล์มระดับอะตอม (Atomic Layer Deposition - ALD) ที่มีความแม่นยำสูง โดยขั้นตอนหลักประกอบด้วย:

2D Material Integration: การปลูกฟิล์ม MoS₂ บน wafer โดยกระบวนการ MOCVD หรือการถ่ายโอนฟิล์ม (Transfer printing) ลงบนฐานโครงสร้าง 3D
Self-Aligned Gate Stacking: การสร้าง Gate สำหรับ nCFET และ pCFET ที่ซ้อนกันในแนวตั้งโดยใช้เทคโนโลยี Selective Etching และ ALD ในการสร้าง Inter-layer dielectric
Back-End-of-Line (BEOL) Innovation: การเปลี่ยนผ่านจากการใช้ทองแดง (Cu) ไปสู่ Graphene Nanoribbon (GNR) เพื่อลดความต้านทานและปัญหา Electromigration ในโหนดที่เล็กลง

สำหรับการบูรณาการ ReRAM ต้องใช้การใส่ชั้น Metal-Oxide Switching Layer ระหว่าง Electrode ในขั้นตอน BEOL เพื่อให้สอดคล้องกับการประมวลผลสัญญาณประสาท (Neuromorphic Spikes)

04 เทคนิคขั้นสูง

ความท้าทายระดับ Sub-2nm คือการจัดการกับความร้อนสะสมในโครงสร้าง 3D Stacked และการเกิด Parasitic Capacitance ที่ซับซ้อนระหว่างชั้นทรานซิสเตอร์ ซึ่งจะส่งผลต่อความเร็ว (Latency) ในการสลับสถานะ การแก้ปัญหาในจุดนี้ต้องใช้ Photonic-Electronic Integration หรือการสื่อสารข้อมูลด้วยแสงภายในชิป (On-chip Optical Interconnects) เพื่อลดความร้อนที่เกิดจากการสูญเสียพลังงานในสายส่งข้อมูลแบบเดิม

นอกจากนี้ ในเชิงการจำลอง (Simulation) การทำ Ab-initio ด้วย VASP เพื่อคำนวณ Density Functional Theory (DFT) ของโครงสร้าง 2D บน 3D Substrate เป็นเรื่องจำเป็นเพื่อทำนายค่า Carrier Mobility และ Band Alignment ก่อนเข้าสู่กระบวนการผลิตจริง ซึ่งเทคนิคนี้ช่วยลดระยะเวลาและต้นทุนในการลองผิดลองถูกในห้องแล็บลงได้กว่า 40%

05 เครื่องมือและอุปกรณ์

ในระดับ Leading-edge ผู้วิศวกรจำเป็นต้องใช้ชุดเครื่องมือระดับ Enterprise เพื่อจัดการกับความซับซ้อนของโครงสร้าง:

EDA Tools: Synopsys และ Cadence สำหรับ Design Rule Checking (DRC) ที่รองรับ 3D CFET และ Layout-Dependent Effect (LDE)
Simulation: VASP (Vienna Ab-initio Simulation Package) สำหรับการทำ DFT Analysis และ TCAD Tools จาก Silvaco หรือ Synopsys Sentaurus สำหรับการวิเคราะห์ Device Physics
Manufacturing Equipment: เครื่องจักรจาก ASML (EUV Lithography), AMAT (Atomic Layer Etch & Deposition), และ Lam Research (Selective Deposition) เพื่อควบคุมความละเอียดในระดับ Sub-nanometer
Metrology: เครื่องมือตรวจวัดจาก Tokyo Electron สำหรับการวัดค่าความหนาชั้นฟิล์มและข้อบกพร่องระดับอะตอม

06 การประยุกต์ใช้ในอุตสาหกรรม

ผู้นำในอุตสาหกรรมอย่าง TSMC, Intel และ Samsung กำลังอยู่ในระหว่างการปรับเปลี่ยน Roadmap จาก FinFET ไปสู่ GAAFET (Gate-All-Around) และเตรียมพร้อมสู่ CFET Architecture ในโหนด A14 (1.4nm) และ A10 (1nm) ในปี 2027-2030

ผลกระทบต่อห่วงโซ่อุปทานโลกคือการเปลี่ยนบทบาทของวัสดุตั้งต้น จากเดิมที่เน้น Silicon Wafer เกรดสูง กลายเป็นการพัฒนาสารกึ่งตัวนำเฉพาะทางและวัสดุ 2D ที่ซับซ้อน ซึ่งส่งผลกระทบโดยตรงต่อราคาชิปและยุทธศาสตร์การผลิตของแต่ละประเทศ กลยุทธ์ของ foundry เหล่านี้ไม่ได้มองเพียงแค่การเพิ่มประสิทธิภาพการคำนวณทั่วไป แต่เป็นการวางรากฐานให้กับ AI Hardware Acceleration ซึ่งเป็นหัวใจสำคัญของอุตสาหกรรมชิป AI ในอนาคต