SEMICONDUCTOR — DEEP DIVE

CFET Architecture:
CFET Architecture

ENGINEERING

01 บทนำ: Cfet คืออะไร

CFET (Complementary Field-Effect Transistor) ถือเป็นสถาปัตยกรรมแห่งอนาคตที่ก้าวข้ามข้อจำกัดของ FinFET และ GAAFET (Gate-All-Around) ในโหนดระดับ Sub-2nm โดยการวางทรานซิสเตอร์ n-type และ p-type แบบซ้อนทับกันในแนวตั้ง (Vertical Stacking) ซึ่งช่วยลดพื้นที่ในการจัดวางมาตรฐานเซลล์ (Standard Cell Footprint) ลงได้มากกว่า 50% ทำให้สามารถเพิ่มความหนาแน่นของทรานซิสเตอร์ได้มหาศาล

ในยุค Beyond 2nm เทคโนโลยี CFET ไม่ได้เป็นเพียงการปรับปรุงรูปทรง แต่เป็นการผสานรวมวัสดุ 2D (เช่น MoS₂ หรือ WSe₂) เข้ามาใช้เป็น Channel เพื่อลด Short-Channel Effects (SCE) และปรับปรุง Subthreshold Swing (SS) ให้เข้าใกล้ขีดจำกัดทางทฤษฎีตามมาตรฐาน IRDS 2024

📍 CAREER ROADMAP CONTEXT

STAGE 06 — FUTURE NODES: Beyond 2nm: 2D Materials & Neuromorphic
CFET (2D/3D stacked nCFET+pCFET); 2D materials (MoS₂, WSe₂) สำหรับ monolayer channel; graphene nanoribbon (GNR) interconnects; negative capacitance FET (NC-FET); neuromorphic computing (memristor/ReRAM); photonic-electronic integration
Tools: TCAD, DFT/ab-initio simulation (VASP), IRDS 2024 beyond Si chapter
Related: 2D Materials (MoS₂ / WSe₂) · Neuromorphic & ReRAM · Photonic Integration
Path: Leading-Edge Technology Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ CFET คือการควบคุม Electrostatics ในระดับ Monolayer โดยใช้ 2D Materials ที่มีช่องว่างพลังงาน (Bandgap) เหมาะสม เช่น MoS₂ ซึ่งมีค่า Effective Mass ที่เหมาะสมต่อการเคลื่อนที่ของพาหะ ประสิทธิภาพของอุปกรณ์ถูกกำหนดโดยสมการกระแส Drain current ใน regime ของ Ballistic transport:

$I_D = \frac{2q}{h} \int (f_S - f_D) T(E) dE$

นอกจากนี้ยังมีการประยุกต์ใช้ปรากฏการณ์ Negative Capacitance (NC-FET) ผ่านการใช้ Ferroelectric material (เช่น Hf₀.₅Zr₀.₅O₂) เข้าไปใน Gate stack เพื่อทำให้เกิดการขยายตัวของแรงดันไฟฟ้าภายใน (Internal Voltage Amplification) ซึ่งช่วยลดค่า Subthreshold Swing ให้ต่ำกว่า 60 mV/dec ที่อุณหภูมิห้อง ช่วยให้ลดแรงดัน Supply Voltage (Vdd) ลงได้โดยไม่เสียความเร็วในการสลับสถานะ

03 วิธีการและเทคนิค

กระบวนการผลิต CFET มีความซับซ้อนสูงโดยเฉพาะขั้นตอนการทำ Vertical Integration ซึ่งอาศัยเทคนิค Sequential Wafer Bonding หรือการทำ Monolithic 3D Integration เริ่มจากการสร้าง n-channel บนฐาน Si และการย้ายชั้นวัสดุ 2D (Transfer Process) หรือการเติบโตแบบ Epitaxial สำหรับ p-channel ที่ซ้อนอยู่ด้านบน

ขั้นตอนสำคัญคือการทำ Self-Aligned Gate/Contact เพื่อลดค่า Parasitic Capacitance (Cgg, Cgs, Cgd) โดยใช้ Selective Etching และ ALD (Atomic Layer Deposition) เพื่อควบคุมความหนาของฉนวน Gate ให้มีความแม่นยำในระดับอะตอม การเชื่อมต่อชั้นโลหะ (Interconnects) ในยุคนี้จะเปลี่ยนผ่านไปสู่ Graphene Nanoribbon (GNR) เพื่อแก้ปัญหา Electron Scattering ที่ความหนาแน่นกระแสสูงในสายสัญญาณขนาดเล็ก

04 เทคนิคขั้นสูง

ความท้าทายหลักของ CFET คือเรื่อง Thermal Budget และการจัดการความร้อนเนื่องจากความหนาแน่นพลังงานที่สูงมาก การซ้อนทับกันของอุปกรณ์ทำให้การระบายความร้อนผ่าน Substrate ทำได้ยากขึ้น ซึ่งส่งผลต่อความเสถียรของอุปกรณ์และอายุการใช้งาน นอกจากนี้ ปัญหาเรื่อง Contact Resistance ในการเชื่อมต่อกับ 2D materials ยังเป็นอุปสรรคสำคัญที่ต้องใช้การทำ Doping แบบพิเศษหรือการเลือกโลหะที่มี Work-function สอดคล้อง

การแก้ปัญหาด้วยวิธี Neuromorphic Computing โดยการฝัง Memristor หรือ ReRAM ไว้ภายในโครงสร้าง CFET เพื่อทำหน้าที่เป็นทั้งหน่วยประมวลผลและหน่วยความจำ (In-memory Computing) ช่วยลดปัญหา Von Neumann Bottleneck ในการรับส่งข้อมูลระหว่างหน่วยความจำและ CPU

05 เครื่องมือและอุปกรณ์

ในขั้นตอนการออกแบบและจำลอง (Design & Simulation) วิศวกรจำเป็นต้องใช้ DFT (Density Functional Theory) ผ่านซอฟต์แวร์เช่น VASP หรือ QuantumATK เพื่อวิเคราะห์ Band structure ของวัสดุ 2D ในระดับอะตอม ก่อนที่จะนำไปสร้าง Compact Model สำหรับใช้ใน EDA Tools อย่าง Cadence Virtuoso หรือ Synopsys Sentaurus TCAD

สำหรับการผลิตในโรงงาน (Manufacturing) อุปกรณ์สำคัญได้แก่ เครื่อง EUV Lithography (High-NA) จาก ASML สำหรับการพิมพ์ลายระดับนาโนเมตร เครื่อง ALD/ALE (Atomic Layer Deposition/Etching) จาก AMAT และ Lam Research เพื่อจัดการชั้นฟิล์มบางพิเศษ และเครื่องมือ Metrology เช่น High-resolution TEM เพื่อตรวจสอบโครงสร้างผลึกของ 2D materials

06 การประยุกต์ใช้ในอุตสาหกรรม

ปัจจุบันบริษัทยักษ์ใหญ่ในอุตสาหกรรม Semiconductor อย่าง TSMC, Intel และ Samsung กำลังแข่งขันกันอย่างดุเดือดในการพัฒนาโครงสร้าง CFET เพื่อเตรียมพร้อมสำหรับโหนดผลิตระดับ 1.4nm (A14) และต่ำกว่า โดยการร่วมมือกับสถาบันวิจัยชั้นนำอย่าง IMEC เพื่อกำหนดมาตรฐาน IRDS (International Roadmap for Devices and Systems)

การปรับเปลี่ยนไปสู่ CFET ไม่เพียงแค่การเปลี่ยนแปลงด้านวิศวกรรม แต่คือการเปลี่ยนผ่านเชิงกลยุทธ์ของห่วงโซ่อุปทานโลก (Global Supply Chain) ที่ต้องพึ่งพาวัสดุใหม่ๆ และเทคโนโลยีการผลิตขั้นสูง ทำให้บริษัทที่สามารถทำ Scaling ได้สำเร็จจะมีอำนาจต่อรองมหาศาลในตลาด AI Hardware และ High-Performance Computing (HPC)