MANUFACTURING — PACKAGING

Advanced Packaging Technology (2.5D & 3D)

อ่าน 28 นาที อัพเดท 2026 CoWoS / SoIC / Chiplet

Advanced Packaging คือพรมแดนใหม่ของ Semiconductor — CoWoS, SoIC, Foveros, FOWLP และ Chiplet ecosystem ที่ขับเคลื่อน AI GPU และ HPC ในปี 2026

01 Advanced Packaging Overview

เมื่อ process node scaling ช้าลงและ wafer cost สูงขึ้น Advanced Packaging กลายเป็นวิธีหลักในการเพิ่ม performance โดยนำ die หลายชิ้นมา integrate ใน package เดียวกัน ประเด็นสำคัญคือมันไม่ได้เป็นแค่เรื่องการประกบชิปเข้าด้วยกัน แต่เป็นการออกแบบระบบใหม่ให้ compute, memory, I/O และ thermal ทำงานร่วมกันได้ภายใต้ข้อจำกัดของ package

💡

More than Moore = Advanced Packaging

Intel, TSMC และ Samsung ต่างลงทุนด้าน Advanced Packaging อย่างหนัก — โดยเฉพาะการขยาย CoWoS capacity ของ TSMC เพื่อรองรับความต้องการจากตลาด AI และ HPC ที่เพิ่มขึ้นรวดเร็ว

ประเภท	Interconnect Pitch	BW Density	ตัวอย่าง
Wire Bond (2D)	~80 μm	ต่ำ	Traditional IC Package
Flip Chip (2D)	100–150 μm	ปานกลาง	CPU, GPU flip chip BGA
2.5D Interposer	10–40 μm (µBump)	สูง	TSMC CoWoS, AMD Zen
3D Stacking (TSV)	5–20 μm	สูงมาก	HBM, AMD V-Cache
Hybrid Bond (3D-IC)	<1 μm (Cu-Cu)	สูงที่สุด	TSMC SoIC, Intel Foveros Direct

02 Traditional Packaging

Packaging แบบดั้งเดิมยังคงใช้ในตลาดทั่วไป เนื่องจากต้นทุนต่ำกว่ามาก และเพียงพอกับงานจำนวนมากที่ไม่ได้ต้องการ bandwidth ระหว่าง die สูงหรือ form factor ซับซ้อน นี่คือเหตุผลที่ advanced packaging ไม่ได้แทนที่แพ็กเกจเดิมทั้งหมด แต่เข้ามาเติมใน segment ที่ต้องการ performance density สูงเป็นพิเศษ

WIRE BOND

Wire Bonding

ใช้ลวด Au/Cu เชื่อม Die pad กับ Lead frame — ง่าย ถูก แต่ Bandwidth ต่ำ Inductance สูง — ยังใช้กว้างขวางใน MCU, Analog IC

FLIP CHIP

Flip Chip BGA

กลับ Die แล้ว Solder Bump เชื่อมโดยตรงกับ Substrate — Density สูงกว่า Wire Bond, Inductance ต่ำกว่า — ใช้ใน CPU, GPU mainstream

QFN / QFP

Lead Frame Package

ราคาถูกมาก — ใช้ใน Power Management IC, Automotive MCU, Sensor ที่ไม่ต้องการ bandwidth สูง

SIP

System-in-Package

รวม MCU + Memory + PMIC + RF Module ใน Package เดียว — ใช้ใน Wearable, IoT (Apple Watch S-series)

03 2.5D Interposer: CoWoS

CoWoS (Chip-on-Wafer-on-Substrate) จาก TSMC คือเทคโนโลยี 2.5D ที่วาง GPU die และ HBM บน silicon interposer เดียวกัน เชื่อมด้วย µBump ความหนาแน่นสูง ข้อได้เปรียบหลักคือการได้ bandwidth ระดับหลายเทราไบต์ต่อวินาทีโดยไม่ต้องซ้อน logic กับ memory ในแนวดิ่งเต็มรูปแบบ แต่ก็แลกกับต้นทุน interposer, ขนาด package และข้อจำกัดด้าน supply chain

Variant	Interposer	Max Die Size	ใช้ใน
CoWoS-S	Silicon Interposer	~1,700 mm²	NVIDIA H100, AMD MI300X
CoWoS-R	RDL Interposer (Organic)	ใหญ่กว่า, ถูกกว่า	Mid-range AI Chip
CoWoS-L	Local Silicon Interconnect	ใหญ่มาก (>2,500 mm²)	AMD MI300X (13 chiplets)

DIE-TO-DIE BANDWIDTH (CoWoS)

BW = N_bumps × Data Rate / Bump Pitch²

NVIDIA H100 มี ~10,000 µBumps ระหว่าง GH100 GPU และ HBM3 stacks — รวม Bandwidth >3.35 TB/s

🏭

CoWoS Capacity = Bottleneck ของ AI GPU Supply

ปี 2023–2024 CoWoS capacity เป็น bottleneck หลักของ NVIDIA H100 supply — TSMC ขยาย CoWoS capacity จาก ~10K wafer/month (2023) เป็น ~30K wafer/month (2025) เพื่อรองรับ demand จาก NVIDIA, AMD, Google, Amazon

04 3D Stacking: SoIC & Foveros

3D Stacking คือการซ้อน die เข้าด้วยกันในแนวดิ่งด้วย TSV หรือ hybrid bond — ให้ bandwidth สูงกว่า 2.5D มาก แต่กระบวนการก็ซับซ้อนและมีต้นทุนสูงกว่า ความยากไม่ได้มีแค่การเชื่อมต่อ แต่รวมถึงการทดสอบ known good die, thermal path ของ die ชั้นล่าง และความยากในการซ่อมเมื่อ assembly เสร็จแล้ว

TSMC SoIC

System on Integrated Chips

Hybrid Bond Cu-Cu pitch ~4–9 μm — เหมาะกับการซ้อน Logic-on-Logic หรือ Memory-on-Logic ที่ต้องการ interconnect หนาแน่นสูง

Intel Foveros

Foveros & Foveros Direct

Foveros: µBump 36 μm pitch — Foveros Direct: Hybrid Bond <10 μm — ใช้ใน Intel Meteor Lake (CPU Tile + SoC Tile stacked)

AMD V-Cache

3D V-Cache (SRAM Stack)

ซ้อน 64MB SRAM Cache บน CCD Compute Die ด้วย TSV + Hybrid Bond — ทำให้ Ryzen 7 5800X3D เอาชนะ CPU รุ่นใหม่กว่าใน Gaming

HBM STACK

HBM 3D Die Stacking

Stack 12–16 DRAM Die บน Base Die ด้วย TSV — pitch ~55 μm, TSV diameter ~5 μm — SK Hynix เป็น Leader ด้าน HBM3E

05 FOWLP & Fan-out Packaging

Fan-out Wafer Level Package (FOWLP) ฝัง die ใน epoxy molding compound แล้วเดิน RDL (Redistribution Layer) ออกนอก die boundary — ไม่ต้องการ substrate จุดเด่นคือบาง เบา และเหมาะกับอุปกรณ์พกพาที่ต้องการ integration สูง แต่ไม่ได้ต้องการ interconnect density ระดับ CoWoS หรือ SoIC

Technology	บริษัท	จุดเด่น	ใช้ใน
InFO (Integrated Fan-out)	TSMC	บางลง, High-density RDL	Apple A-series (iPhone)
eWLB	Infineon/STATS ChipPAC	Standard FOWLP	RF Module, Baseband
FOPLP	Samsung, ASE	Panel-level (ถูกกว่า Wafer)	High-volume Consumer
SWIFT	Amkor	Multi-die Fan-out	Automotive, IoT

📱

Apple A-series ใช้ InFO มาตั้งแต่ A10

TSMC InFO ช่วยลดความหนาของ package เพราะไม่ต้องใช้ substrate แบบดั้งเดิม — ส่งผลให้น้ำหนักและ form factor ของอุปกรณ์พกพาดีขึ้น

06 Chiplet Ecosystem & Standards

Chiplet Architecture แบ่ง SoC ออกเป็น die ย่อยหลายตัว ทำใน process ที่เหมาะสมแต่ละส่วน — เพิ่ม yield และ flexibility จุดแข็งของแนวทางนี้คือการแยก logic ที่ต้องใช้ node แพงออกจาก I/O, analog หรือ cache ที่อาจใช้ node เก่ากว่าได้ แต่ความสำเร็จของ chiplet ในระยะยาวขึ้นกับมาตรฐาน interface, testability และ ecosystem ระหว่าง vendor ด้วย

Standard	ย่อ	Bandwidth	สนับสนุนโดย
Universal Chiplet Interconnect Express	UCIe 1.0	>1 TB/s/mm (Advanced pkg)	Intel, AMD, ARM, TSMC, Samsung, Qualcomm
Bunch of Wires	BoW	~1 Tb/s/mm	Open Compute Project
High Bandwidth Interface	HBI	High BW, short reach	Intel (Foveros)
XSR (Extra Short Reach)	XSR	112G PAM4	Cadence/TSMC ecosystem

🧩

AMD MI300X: ตัวอย่าง Chiplet ระดับสูง

AMD MI300X ประกอบด้วย 13 Chiplets: 4× I/O Die (N6), 6× CDNA3 Compute Die (N5), 3× HBM3 Stack — รวม 192GB HBM3 + 8 TB/s bandwidth บน CoWoS-L package — เป็นตัวอย่างของ chiplet architecture ที่มีความซับซ้อนสูงมากในตลาดปัจจุบัน

07 Thermal Management ใน Advanced Package

เมื่อ die หลายตัวถูกรวมใน package เดียว การจัดการความร้อนจะซับซ้อนขึ้นมาก — TDP ระดับหลายร้อยวัตต์กลายเป็นเรื่องปกติใน AI accelerator รุ่นสูง ที่สำคัญคือ hotspot ไม่ได้กระจายสม่ำเสมอ และ memory stack, logic die, interposer รวมถึงวัสดุ interface ต่างมีข้อจำกัดทางความร้อนต่างกัน

HEATSPREADER

Integrated Heat Spreader (IHS)

ฝาทองแดงบน Package กระจายความร้อนก่อนส่งไป Heatsink — CPU desktop ใช้ IHS; AI GPU ใช้ Vapor Chcyan แทน

VAPOR CHcyan

Vapor Chcyan

NVIDIA H100 SXM5 มี Vapor Chcyan ฝังใน Module — กระจายความร้อน 700W จาก GPU + HBM ได้สม่ำเสมอ

LIQUID COOLING

Direct Liquid Cooling

AI Data Center ใหม่ใช้ Direct Liquid Cooling บน Chassis — รองรับ TDP >1kW/server — ลด PUE (Power Usage Effectiveness) ได้มาก

THERMAL SIM

Package Thermal Simulation

วัด θJA, θJC, ψJT ต้องผ่าน JEDEC JESD51 — ใช้ Ansys Icepak / FloTHERM ก่อน Tapeout

THERMAL RESISTANCE

T_junction = T_ambient + P_diss × θ_JA

NVIDIA H100 SXM5: TDP = 700W, T_{max junction} = 83°C — จึงต้องใช้ thermal solution ระดับสูง เช่น liquid cooling หรือระบบระบายความร้อนที่ออกแบบเฉพาะ

08 เทรนด์ Advanced Packaging 2026–2030

ทิศทางของ advanced packaging ในช่วงต่อไปชัดเจนว่ากำลังขยับจากการเป็นเทคโนโลยีเฉพาะทางของ HPC ไปสู่การเป็นแกนกลางของการออกแบบระบบประสิทธิภาพสูงเกือบทุกประเภท โดยเฉพาะเมื่อข้อจำกัดของ monolithic die หนักขึ้นเรื่อยๆ

เทรนด์	รายละเอียด	Timeline
HBM4 / HBM4E	BW >2 TB/s/stack, base die logic integration	2025–2026
CoWoS-L Scale-up	Package >5,000 mm², รองรับ Next-gen GPU (Rubin)	2025–2026
Hybrid Bond ขยายวง	Pitch <1 μm mainstream, Logic-on-Logic 3D	2026–2028
Optical I/O	Co-packaged Optics แทน Copper SerDes สำหรับ AI Cluster	2027–2029
Backside Power + 3D	PowerVia + 3D Stacking รวมกัน	2027–2030
Panel-level Packaging	510×515mm panel แทน wafer — ลดต้นทุน	2026–2028

⚠️

Optical I/O: Game Changer สำหรับ AI Cluster

Intel, Broadcom, Ayar Labs พัฒนา Co-packaged Optics ที่ฝัง Photonic Die ข้างๆ GPU — ลด energy/bit ถึง 10x เมื่อเทียบกับ Copper SerDes ที่ระยะ >1m — สำคัญมากสำหรับ Scale-out AI Cluster ขนาด 100,000+ GPU

// QUICK QUIZ

TSMC CoWoS ย่อมาจากอะไร?