HBM3 & UCIe Chiplet Standard:
HBM3 & UCIe Chiplet Standard
01 บทนำ: Hbm Ucie คืออะไร
ในยุคของ AI และ High-Performance Computing (HPC) การขยายตัวของหน่วยความจำแบนด์วิดท์สูง (HBM) ร่วมกับมาตรฐานการเชื่อมต่อ Chiplet อย่าง UCIe (Universal Chiplet Interconnect Express) ถือเป็นหัวใจสำคัญของเทคโนโลยีการบรรจุภัณฑ์ระดับสูง (Advanced Packaging) การผสานรวม HBM เข้ากับ GPU/ASIC บนโครงสร้างแบบ Heterogeneous Integration ช่วยแก้ปัญหาคอขวดด้านข้อมูล (Memory Wall) ที่การออกแบบบนชิปตัวเดียวแบบดั้งเดิมไม่สามารถตอบโจทย์ได้อีกต่อไป
UCIe ถูกออกแบบมาเพื่อเป็นมาตรฐานแบบเปิด (Open Standard) ที่ช่วยให้ Chiplet จากต่างผู้ผลิตสามารถสื่อสารกันได้ด้วยความหน่วงต่ำและพลังงานต่ำ ซึ่งเป็นกุญแจสำคัญในการนำระบบ 3D IC มาใช้งานจริงในระดับอุตสาหกรรม โดยมีเป้าหมายเพื่อเพิ่ม Bandwidth Density ให้สูงขึ้นในขณะที่ยังรักษาความน่าเชื่อถือของการส่งสัญญาณระหว่าง Die เอาไว้ได้
TSMC: CoWoS (Chip-on-Wafer-on-Substrate) สำหรับ HBM+GPU, InFO (fan-out), SoIC (3D stacking, Cu-Cu direct bonding); Intel: Foveros (face-to-face 3D) & EMIB (bridge die); Samsung: X-Cube; HBM3/3E; UCIe chiplet interface standard; heterogeneous integration
Tools: Ansys Redhawk-SC 3DIC, Cadence Integrity 3D-IC platform
Related: CoWoS & InFO (TSMC) · SoIC — Cu-Cu Direct Bonding · Foveros & EMIB (Intel)
Path: Leading-Edge Technology Engineer
02 หลักการพื้นฐาน
หัวใจสำคัญของ UCIe คือการรักษาสมดุลระหว่างประสิทธิภาพพลังงาน (pJ/bit) และความหนาแน่นของแบนด์วิดท์ (TB/s/mm) โดยอาศัยหลักการของ Physical Layer (PHY) ที่ออกแบบมาเพื่อการเชื่อมต่อระยะสั้น (Short Reach - SR) ผ่าน Silicon Interposer หรือ Bridge die ภายใต้ข้อจำกัดทางกายภาพของการสูญเสียสัญญาณ (Signal Integrity) และการรบกวนของสัญญาณข้าม (Crosstalk)
สมการการประเมินประสิทธิภาพพลังงานต่อบิตสามารถอธิบายได้ด้วยความสัมพันธ์ของความจุไฟฟ้า (Capacitance) และแรงดันไฟฟ้า (Voltage): $E_{bit} \approx \frac{1}{2} C_{int} V_{DD}^2 + P_{static}$ โดยที่ $C_{int}$ คือ Interconnect capacitance ของ micro-bumps หรือ copper pillars การออกแบบ 3D IC ต้องพยายามลด $C_{int}$ ให้ต่ำที่สุดผ่านการทำ Cu-Cu direct bonding ซึ่งเป็นเทคนิคการเชื่อมต่อโดยตรงโดยไม่ต้องอาศัย Solder balls ช่วยลดค่าความเหนี่ยวนำ (Inductance) และเพิ่มความหนาแน่นของ I/O ได้มหาศาล
03 วิธีการและเทคนิค
กระบวนการผลิต HBM และ UCIe มักเริ่มต้นจาก TSV (Through-Silicon Via) Etching บนแผ่นเวเฟอร์เพื่อสร้างช่องทางการเชื่อมต่อแนวตั้ง ก่อนจะเข้าสู่กระบวนการ Micro-bumping หรือการทำ Hybrid Bonding (เช่น SoIC ของ TSMC) เพื่อเชื่อมต่อ Die เข้ากับฐานรอง (Substrate) หรือ Interposer ในกรณีของ CoWoS (Chip-on-Wafer-on-Substrate)
ขั้นตอนการประกอบเชิงอุตสาหกรรมประกอบด้วย: 1. การเตรียม Wafer Thinning เพื่อลดความหนาของ Die ให้เหลือหลักสิบไมโครเมตร 2. การทำ Die-to-Wafer (D2W) bonding ซึ่งต้องใช้ความแม่นยำในการจัดวาง (Alignment Accuracy) ในระดับ sub-micron 3. การทำ Underfill และ Molding เพื่อปกป้องโครงสร้างจากการสั่นสะเทือนและความร้อน โดยเฉพาะการจัดการ Thermal Expansion Coefficient (CTE) ระหว่างวัสดุที่แตกต่างกันเพื่อป้องกันการโก่งงอ (Warpage) ของแพ็กเกจ
04 เทคนิคขั้นสูง
ความท้าทายระดับ 5nm หรือต่ำกว่าไม่ได้อยู่ที่การผลิตทรานซิสเตอร์เพียงอย่างเดียว แต่อยู่ที่ Power Delivery Network (PDN) และ Thermal Management การซ้อน Die หลายชั้น (3D Stacking) ทำให้ความหนาแน่นของพลังงาน (Power Density) พุ่งสูงขึ้นเกินกว่า 100 W/cm² ซึ่งนำไปสู่ปัญหา Hot spots ที่รุนแรงจนส่งผลต่อความน่าเชื่อถือ (Reliability) ของข้อมูลที่เก็บใน HBM
โซลูชันขั้นสูงประกอบด้วยการใช้ Thermal Interface Materials (TIM) ที่มีค่าความนำความร้อนสูงเป็นพิเศษ และการใช้ Active Cooling หรือ Microfluidic cooling ในบางงานวิจัย นอกจากนี้ Parasitic Extraction (PEX) ของทางเชื่อม UCIe ยังมีความซับซ้อนสูง เนื่องจากต้องคำนวณผลกระทบของสนามแม่เหล็กไฟฟ้าข้าม Die ทำให้วิศวกรต้องใช้การทำ 3D EM Simulation แบบเต็มรูปแบบเพื่อให้มั่นใจว่าความเร็วสัญญาณ (Signal Speed) ในระดับหลาย Gbps จะไม่เกิด Bit Error Rate (BER) ที่เกินกำหนด
05 เครื่องมือและอุปกรณ์
การออกแบบระบบเหล่านี้ต้องอาศัยชุดเครื่องมือ EDA ที่รองรับ 3D IC อย่างสมบูรณ์ ได้แก่ Cadence Integrity 3D-IC Platform ซึ่งช่วยในการทำ Co-design ระหว่างชิปและแพ็กเกจในสภาพแวดล้อมเดียว และ Ansys Redhawk-SC 3DIC สำหรับการวิเคราะห์ Power Integrity (PI) และ Signal Integrity (SI) แบบข้าม Die
ในฝั่งการผลิต อุปกรณ์ Metrology จาก ASML และ KLA มีความสำคัญอย่างยิ่งในการตรวจสอบการวางตัวของ Micro-bumps และรอยต่อ Cu-Cu รวมถึงเครื่องมือ Etch/Deposition จาก Applied Materials (AMAT) และ Lam Research ที่ใช้ในกระบวนการ TSV formation ซึ่งต้องอาศัยการควบคุมกระบวนการระดับนาโนเมตรเพื่อให้ได้อัตราส่วนกว้างยาว (Aspect Ratio) ที่เหมาะสม
06 การประยุกต์ใช้ในอุตสาหกรรม
ในปัจจุบัน ผู้เล่นหลักอย่าง TSMC นำเสนอ CoWoS เป็นมาตรฐานสำหรับ AI Accelerators ระดับเรือธง (เช่น NVIDIA H100/B200) โดยใช้ Silicon Interposer เชื่อม HBM เข้ากับ GPU ส่วน Intel ชูเทคโนโลยี EMIB (Embedded Multi-die Interconnect Bridge) ซึ่งช่วยลดต้นทุนโดยไม่จำเป็นต้องใช้ Interposer ขนาดใหญ่เท่ากับ CoWoS พร้อมกับ Foveros ที่เน้นการซ้อนทับกันแบบ 3D
การเปลี่ยนแปลงนี้ทำให้ Supply Chain เปลี่ยนจากบริษัท Semiconductor แบบเดิม ไปสู่ระบบนิเวศของ OSAT (Outsourced Semiconductor Assembly and Test) ที่มีความซับซ้อนสูงขึ้น แรงกระเพื่อมนี้ส่งผลให้เกิดมาตรฐาน UCIe เพื่อลดการผูกขาดเทคโนโลยีจากเจ้าใดเจ้าหนึ่ง และเร่งอัตราการสร้างนวัตกรรมในระดับ Chiplet ให้เติบโตอย่างรวดเร็วในทศวรรษหน้า