Low-Power Design (UPF/CPF):
Low-Power Design (UPF/CPF)
01 บทนำ: Low Power คืออะไร
ในยุคที่อุปกรณ์พกพาและ AI ชิปประมวลผลกลายเป็นหัวใจหลักของการประมวลผล Low-Power Design จึงไม่ใช่เพียงแค่การลดการใช้พลังงาน แต่คือการบริหารจัดการงบประมาณพลังงาน (Power Budget) ภายใต้ข้อจำกัดด้านความร้อน (Thermal Envelope) และประสิทธิภาพ (Performance) ที่เข้มงวด
เทคนิคการออกแบบเพื่อลดพลังงานครอบคลุมตั้งแต่ระดับสถาปัตยกรรม (Architecture) ไปจนถึงระดับฟิสิกส์ของทรานซิสเตอร์ โดยต้องอาศัยการผสมผสานระหว่าง Multi-Vt Strategy เพื่อลด Leakage และการใช้ Dynamic Voltage Frequency Scaling (DVFS) เพื่อปรับเปลี่ยนการทำงานให้เหมาะสมกับภาระงานแบบ Real-time
Multi-Vt strategy, power gating (UPF/CPF), dynamic voltage frequency scaling (DVFS), FinFET / GAA parasitic effects, double patterning constraints
Tools: Cadence Joules, Apache RedHawk, PDK FinFET/GAA
Related: FinFET Design Rules · Leading-Edge Overview · TSMC N3E Process
Path: IC Design Engineer
02 หลักการพื้นฐาน
หัวใจสำคัญของพลังงานใน IC คือสมการ $P_{total} = P_{dynamic} + P_{static}$ โดยที่ Dynamic Power เกิดจากการสลับสถานะของ Logic ($P_{dyn} = \alpha C V_{dd}^2 f$) ส่วน Static Power เกิดจาก Leakage Current ($P_{stat} = I_{leak} V_{dd}$)
ในระดับนาโนเมตร Physics ของทรานซิสเตอร์แบบ FinFET หรือ GAA (Gate-All-Around) ทำให้ค่า Subthreshold Leakage กลายเป็นปัจจัยวิกฤต การออกแบบต้องพิจารณา Short-Channel Effects และการปรับเปลี่ยน Threshold Voltage ($V_{th}$) ผ่านการทำ Channel Doping หรือการเปลี่ยน Work-function metal gate เพื่อควบคุม $I_{off}$ อย่างแม่นยำ
03 วิธีการและเทคนิค
กระบวนการออกแบบ Low-Power เริ่มต้นจากการกำหนด Power Intent โดยใช้มาตรฐาน UPF (Unified Power Format) หรือ CPF (Common Power Format) เพื่อระบุขอบเขตของ Power Domain, Power Switches และ Level Shifters
ขั้นตอนสำคัญคือการทำ Multi-Vt Implementation โดยใช้ High-Vt cells ในเส้นทางที่ไม่วิกฤต (Non-critical paths) เพื่อลด Leakage และ Low-Vt cells ในเส้นทางที่ต้องการความเร็วสูง นอกจากนี้ ยังมีการทำ Power Gating เพื่อตัดกระแสในส่วนวงจรที่ไม่ได้ใช้งาน (Sleep Mode) ซึ่งต้องจัดการเรื่อง Inrush Current และ State Retention อย่างระมัดระวัง
04 เทคนิคขั้นสูง
ในระดับ Sub-5nm (TSMC N3E) ความท้าทายหลักคือ Parasitic Effects จากการต่อเชื่อม (Interconnect) และ Double/Multi-Patterning Constraints ซึ่งทำให้เกิดความไม่แน่นอนในการวิเคราะห์ Timing และ Power
การจัดการกับอุณหภูมิที่สูงขึ้นส่งผลต่อ Electromigration และ Reliability ดังนั้นผู้ออกแบบต้องใช้เทคนิค Thermal-Aware Design ร่วมกับการวิเคราะห์ IR Drop อย่างละเอียด เพื่อป้องกันไม่ให้แรงดันไฟฟ้าตกจนวงจรทำงานผิดพลาด หรือเกิดความร้อนสะสมจนทำลายโครงสร้างระดับอะตอมของ FinFET/GAA
05 เครื่องมือและอุปกรณ์
เครื่องมือ EDA ระดับแนวหน้ามีบทบาทสำคัญในการทำ Sign-off โดย Cadence Joules ถูกใช้สำหรับ RTL Power Analysis เพื่อประเมินพลังงานตั้งแต่ช่วงต้นของการออกแบบ ในขณะที่ Apache RedHawk เป็นมาตรฐานอุตสาหกรรมสำหรับการวิเคราะห์ Power Integrity (PI) และ Signal Integrity (SI) ในระดับ Chip-Package-System
ในด้านการผลิต อุปกรณ์ของ ASML (EUV Lithography) เป็นตัวแปรสำคัญที่ทำให้สามารถสร้างโครงสร้าง GAA ที่แม่นยำ ส่วน Applied Materials (AMAT) และ Lam Research มีบทบาทในกระบวนการ Etch และ Deposition ที่จำเป็นสำหรับการสร้าง FinFET ที่ซับซ้อนเพื่อให้ได้ประสิทธิภาพการใช้พลังงานสูงสุด
06 การประยุกต์ใช้ในอุตสาหกรรม
ผู้นำตลาดอย่าง TSMC, Samsung และ Intel ต่างเร่งพัฒนา Process Node ใหม่ๆ เพื่อตอบสนองความต้องการของชิป AI และ Mobile SoC โดย TSMC N3E ได้กลายเป็นมาตรฐานสำหรับชิปประมวลผลประสิทธิภาพสูง (HPC) ที่ต้องการสมดุลที่ดีที่สุดระหว่าง Power, Performance และ Area (PPA)
การแข่งขันในอุตสาหกรรมนี้ไม่ได้มีแค่การเพิ่มจำนวนทรานซิสเตอร์ แต่เป็นการพัฒนา Power-Efficient Silicon เพื่อสนับสนุนการเติบโตของ Data Centers ทั่วโลก ซึ่งต้องควบคุมการใช้พลังงานเพื่อลดค่าใช้จ่ายทางไฟฟ้าและผลกระทบต่อสิ่งแวดล้อม ซึ่งถือเป็นยุทธศาสตร์สำคัญที่ขับเคลื่อน Supply Chain ของเซมิคอนดักเตอร์ในปัจจุบัน