SEMICONDUCTOR — DEEP DIVE

Parasitic Extraction:
Parasitic Extraction

ENGINEERING

01 บทนำ: Parasitic Extraction คืออะไร

ในขั้นตอน Sign-off ของการออกแบบวงจรรวม (IC) ขั้นตอน Parasitic Extraction (PEX) ถือเป็นกระบวนการตัดสินชี้ขาดก่อนที่แบบจะถูกส่งไปผลิตจริง (Tape-out) โดย PEX คือกระบวนการสกัดค่าความต้านทาน (Resistance: R) และความจุไฟฟ้า (Capacitance: C) ที่แฝงอยู่ในโครงสร้างทางกายภาพของ Interconnects ต่างๆ บนชิป หลังจากที่ได้ทำ Place and Route เรียบร้อยแล้ว

ความสำคัญของ PEX อยู่ที่ความแม่นยำ เพราะวงจรในระดับนาโนเมตรมีพฤติกรรมของสัญญาณที่ซับซ้อนมาก หากค่า Parasitics ที่คำนวณได้ไม่ตรงกับความเป็นจริง อาจส่งผลให้การทำ Static Timing Analysis (STA) ผิดพลาด หรือเกิดปัญหา Signal Integrity (SI) เช่น Crosstalk ทำให้ชิปทำงานที่ความถี่ต่ำกว่าเป้าหมาย หรือทำงานล้มเหลวโดยสิ้นเชิง PEX จึงเป็นสะพานเชื่อมระหว่าง Physical Layout และ Electrical Performance

📍 CAREER ROADMAP CONTEXT

STAGE 06 — SIGNOFF & TAPE-OUT: Physical Verification & Tape-out
ทำ DRC/LVS/ERC ด้วย Calibre, parasitic extraction (StarRC/QRC), post-layout STA, SI analysis (crosstalk, glitch) แล้วส่ง GDSII ให้ foundry
Tools: Mentor Calibre, Synopsys StarRC, Cadence QRC
Related: DRC / LVS / ERC (Calibre) · Signal Integrity & Crosstalk · GDSII & Tape-out Flow · On-Chip Inductor & Capacitor
Path: IC Design Engineer, RF / Analog IC Engineer

02 หลักการพื้นฐาน

พื้นฐานของ PEX คือการคำนวณค่า R และ C ตามหลักฟิสิกส์แม่เหล็กไฟฟ้า (Electromagnetics) โดยพิจารณาจากรูปทรงเรขาคณิตของวัสดุ (Geometry) และสมบัติเชิงวัสดุศาสตร์ (Material Properties) ค่าความต้านทานคำนวณได้จากสูตร $R = \rho \frac{L}{A}$ โดยที่ $\rho$ คือค่าความต้านทานจำเพาะของโลหะ (เช่น ทองแดง หรือ Cobalt ในโหนดขั้นสูง) ในขณะที่ค่าความจุไฟฟ้า (Capacitance) เกิดจากสนามไฟฟ้าระหว่างสายสัญญาณกับระนาบอ้างอิงหรือสายสัญญาณข้างเคียง โดยมีสมการหลักคือ $C = \epsilon \frac{A}{d}$

ในโหนดการผลิตที่เล็กกว่า 28nm ปรากฏการณ์ Fringing Capacitance และ Coupling Capacitance ระหว่างสายสัญญาณที่มีระยะห่างน้อยมากเริ่มส่งผลรุนแรงกว่า Capacitance ไปยังพื้นผิว (Ground) ส่งผลให้แบบจำลองทางคณิตศาสตร์ต้องมีความละเอียดสูงขึ้น โดยต้องคำนึงถึงค่า Dielectric Constant ($k$) ของวัสดุ Inter-layer Dielectric (ILD) ที่ถูกปรับแต่งให้มีค่าต่ำ (Low-k dielectric) เพื่อลด Delay

03 วิธีการและเทคนิค

กระบวนการ PEX ในอุตสาหกรรมมักเริ่มจากการรับข้อมูล GDSII หรือ OASIS ซึ่งบรรจุข้อมูล Physical Layout ร่วมกับ Technology File (Techfile / ITF) จาก Foundry ซึ่งจะระบุค่าทางไฟฟ้าของแต่ละ Layer เช่น ความหนา (Thickness), ระยะห่าง (Spacing) และคุณสมบัติของสารกึ่งตัวนำ

ขั้นตอนการทำงานประกอบด้วย: 1. Layout Parasitic Extraction: เครื่องมือจะทำการวิเคราะห์ Mesh ของโครงสร้างสายสัญญาณเพื่อสร้าง RC Network 2. Reduction: การลดทอนขนาดของ Netlist เพื่อให้เหมาะสมกับการจำลองโดยที่ความแม่นยำยังคงอยู่ 3. Generation: การส่งออกไฟล์ในรูปแบบ SPEF (Standard Parasitic Exchange Format) เพื่อนำไปใช้ต่อในขั้นตอน STA หรือ SI Analysis ต่อไป การทำ PEX สามารถทำได้ทั้งแบบ Flat (ความแม่นยำสูงมากแต่ใช้เวลาประมวลผลนาน) หรือ Hierarchical (รวดเร็วแต่มีความซับซ้อนในการจัดการ Block-level)

04 เทคนิคขั้นสูง

ความท้าทายในโหนด sub-5nm คือปัญหา Electromigration (EM) และ IR Drop ที่รุนแรงขึ้นเนื่องจากความหนาแน่นของกระแสไฟฟ้ามหาศาลในลวดลายโลหะที่มีขนาดเล็กมาก นอกจากนี้ยังมีปรากฏการณ์ Inductance ที่ต้องนำมาพิจารณาสำหรับ High-speed Digital Interfaces เช่น SerDes หรือ DDR5 ซึ่งค่าความเหนี่ยวนำ ($L$) ส่งผลกระทบต่อ Signal Integrity ในรูปของ Ground Bounce

แนวทางแก้ไขในระดับแนวหน้าคือการใช้ Full-chip Field Solver ที่แม่นยำสูงเพื่อแทนที่เครื่องมือ 2.5D แบบดั้งเดิม รวมถึงการคำนึงถึงผลของ Temperature-dependent Resistance ซึ่งความร้อนจากการทำงานของทรานซิสเตอร์จะส่งผลโดยตรงต่อค่าความต้านทานของโลหะ ทำให้ต้องทำกระบวนการ Thermal-aware Extraction เพื่อรักษาเสถียรภาพของ Timing ในสภาวะการใช้งานจริง

05 เครื่องมือและอุปกรณ์

Industry Standard Tools: เครื่องมือที่วิศวกรออกแบบ IC ใช้หลักๆ ได้แก่ Synopsys StarRC ซึ่งถือเป็นมาตรฐานระดับโลกสำหรับ PEX, Cadence Quantus (QRC) ที่มีจุดเด่นเรื่องการทำ Integration ร่วมกับเครื่องมือออกแบบของ Cadence ได้อย่างไร้รอยต่อ และ Mentor Graphics (Siemens) Calibre xACT ซึ่งโดดเด่นในด้านความเร็วและความน่าเชื่อถือในการทำ Extraction ระดับ Full-chip

เครื่องมือเหล่านี้ทำงานร่วมกับข้อมูลจากโรงงานผลิต (Foundry) เช่น TSMC หรือ Samsung เพื่อให้มั่นใจว่าค่าที่สกัดออกมา (Extracted Data) มีความสอดคล้อง (Correlation) กับผลการวัดจริงในห้องปฏิบัติการ (Silicon Correlation) การใช้เครื่องมือเหล่านี้จำเป็นต้องมีกระบวนการ Calibrated Parasitic Deck ที่ได้รับการอนุมัติจาก Foundry เพื่อยืนยันว่าผลลัพธ์ผ่านเกณฑ์มาตรฐานความแม่นยำ

06 การประยุกต์ใช้ในอุตสาหกรรม

ในโลกของอุตสาหกรรม Semiconductor ระดับ Tier-1 อย่าง TSMC, Samsung Foundry และ Intel การทำ Parasitic Extraction คือด่านสุดท้ายก่อนการผลิตจริง โดยหากการทำ PEX ไม่แม่นยำ จะส่งผลให้เกิดการสูญเสียต้นทุนมหาศาล (Yield Loss) หากต้องมีการแก้ไข Design ใหม่ (Re-spin) ซึ่งอาจมีราคาสูงถึงหลายสิบล้านเหรียญสหรัฐต่อหนึ่ง Tape-out

ทุกวันนี้ความต้องการชิปสำหรับ AI และ High-performance Computing (HPC) บังคับให้การทำ PEX ต้องก้าวข้ามขีดจำกัดเดิมๆ เพราะชิปมีขนาดใหญ่และซับซ้อนขึ้นมาก การบริหารจัดการ Parasitics จึงไม่ใช่แค่เรื่องของความเร็วสัญญาณ แต่รวมไปถึงการจัดการพลังงาน (Power Integrity) เพื่อให้มั่นใจว่าชิปจะสามารถทำงานในระดับ Gigahertz ได้อย่างเสถียรในทุกสภาพแวดล้อมทั่วโลก