SEMICONDUCTOR — DEEP DIVE

DRC / LVS / ERC (Calibre):
DRC / LVS / ERC (Calibre)

ENGINEERING

01 บทนำ: Drc Lvs คืออะไร

ในขั้นตอนสุดท้ายของการออกแบบวงจรรวม (IC Design) ขั้นตอน Physical Verification คือปราการด่านสุดท้ายก่อนที่จะส่งไฟล์ GDSII ไปยังโรงงานผลิต (Foundry) ซึ่งประกอบด้วยการทำ DRC (Design Rule Check), LVS (Layout vs Schematic) และ ERC (Electrical Rule Check) โดยเป้าหมายหลักคือการรับประกันว่า Layout ที่ออกแบบขึ้นมานั้นสอดคล้องกับข้อกำหนดทางเทคโนโลยี (Technology Node) ของ Foundry และทำงานได้ตรงตาม Schematic ที่ผ่านการจำลอง (Simulation) มาแล้ว

หากขั้นตอนเหล่านี้ไม่ผ่าน จะทำให้เกิดการ Re-spin ซึ่งส่งผลกระทบต่อต้นทุนมหาศาลและระยะเวลาการออกสู่ตลาด (Time-to-Market) การทำ Sign-off ที่แม่นยำจึงเป็นทักษะวิชาชีพที่สำคัญที่สุดอย่างหนึ่งของ IC Design Engineer ในยุคปัจจุบัน

📍 CAREER ROADMAP CONTEXT

STAGE 06 — SIGNOFF & TAPE-OUT: Physical Verification & Tape-out
ทำ DRC/LVS/ERC ด้วย Calibre, parasitic extraction (StarRC/QRC), post-layout STA, SI analysis (crosstalk, glitch) แล้วส่ง GDSII ให้ foundry
Tools: Mentor Calibre, Synopsys StarRC, Cadence QRC
Related: Parasitic Extraction · Signal Integrity & Crosstalk · GDSII & Tape-out Flow
Path: IC Design Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ DRC คือการตรวจสอบระยะห่างทางกายภาพ (Spacing), ความกว้างของเส้น (Width) และระยะห่างซ้อนทับ (Enclosure) ตามกฎที่ระบุใน Runset File ของ Foundry ในขณะที่ LVS จะใช้อัลกอริทึมในการเปรียบเทียบโครงสร้างเครือข่ายระหว่าง Layout และ Schematic โดยพิจารณาจาก Node Connectivity เป็นหลัก

ในมุมมองของฟิสิกส์ การตรวจสอบทางไฟฟ้า (ERC) จะมุ่งเน้นไปที่การวิเคราะห์แรงดันไฟฟ้าและกระแสที่อาจก่อให้เกิดความเสียหาย เช่น Latch-up effect ซึ่งเกิดจากการเกิดโครงสร้าง PNPN parasitic thyristor โดยสามารถคำนวณผ่านสมการการกระจายของ Carrier ได้ดังนี้: $ I_{lat} = I_{n} + I_{p} $ โดยที่ถ้าผลรวมของ Current gain ($\beta_n \cdot \beta_p$) มีค่ามากกว่า 1 จะเกิดสภาวะ Latch-up ซึ่งเป็นจุดวิกฤตที่ต้องควบคุมด้วยการวาง Guard ring รอบๆ อุปกรณ์

03 วิธีการและเทคนิค

กระบวนการ Physical Verification เริ่มต้นจากการนำไฟล์ GDSII หรือ OASIS มาทำ Hierarchy Flattening เพื่อตรวจสอบความถูกต้องตามกฎที่ระบุไว้ใน Rule Deck ของ Calibre หรือเครื่องมือเทียบเคียง หลังจาก DRC/LVS ผ่านแล้ว ขั้นตอนถัดไปคือการทำ Parasitic Extraction (PEX) เช่น การใช้ Synopsys StarRC หรือ Cadence QRC เพื่อคำนวณค่า R และ C แฝงที่เกิดจาก Interconnect layers

Extraction: คำนวณความจุไฟฟ้า (Capacitance) และความต้านทาน (Resistance) ของเส้นลวด โดยใช้สมการของสนามไฟฟ้า $ C = \epsilon \frac{A}{d} $ ซึ่งในเทคโนโลยีขนาดเล็ก ค่า Coupling Capacitance ($C_{crosstalk}$) จะมีความสำคัญมากกว่า Self-capacitance
Back-annotation: นำค่าที่สกัดได้ (SPEF/DSPF file) กลับไปทำ Post-layout Static Timing Analysis (STA) เพื่อตรวจสอบว่า Delay ที่เกิดขึ้นจริงยังอยู่ในขอบเขตที่ระบบต้องการหรือไม่

04 เทคนิคขั้นสูง

ในเทคโนโลยีระดับ Sub-5nm ความท้าทายหลักคือ Crosstalk-induced Glitch และ Signal Integrity (SI) เนื่องจากความหนาแน่นของสายสัญญาณ (Interconnect Density) ที่สูงมาก ทำให้การเกิด Coupling ระหว่างเส้นลวด (Aggressor) ส่งผลต่อสัญญาณของเส้นข้างเคียง (Victim) อย่างรุนแรง ซึ่งต้องใช้การวิเคราะห์แบบ Static Noise Analysis (SNA) ร่วมด้วย

นอกจากนี้ ในเทคโนโลยี FinFET หรือ GAAFET, ผลกระทบจาก Electromigration (EM) ที่เกิดจากการหนาแน่นของกระแส (Current Density) สูง จะต้องถูกคำนวณตามกฎของ Black's Law: $ MTTF = A J^{-n} e^{\frac{E_a}{kT}} $ โดยที่ต้องตรวจสอบทั้งค่าเฉลี่ยของกระแสและความทนทานต่ออุณหภูมิที่สูงขึ้นจากการใช้งานจริง เพื่อป้องกันความเสียหายของวงจรก่อนอายุขัย

05 เครื่องมือและอุปกรณ์

ในอุตสาหกรรม Semiconductor เครื่องมือระดับ Sign-off ที่ได้รับการยอมรับเป็นมาตรฐานมีดังนี้:

Physical Verification: Mentor Graphics (Siemens) Calibre ถือเป็นเครื่องมือมาตรฐาน (Gold Standard) ในการทำ DRC/LVS/ERC
Parasitic Extraction: Synopsys StarRC และ Cadence Quantus (QRC) เป็นที่นิยมสูงสุดในการคำนวณ RC ที่ซับซ้อน
Timing & SI Analysis: Synopsys PrimeTime ใช้สำหรับการทำ Sign-off Timing และ Signal Integrity

การใช้งานเครื่องมือเหล่านี้ต้องอาศัยการประสานงานกับข้อมูลจาก Foundry อย่างใกล้ชิดผ่าน PDK (Process Design Kit) ซึ่งถูกจัดเตรียมโดยบริษัทผู้ผลิตเพื่อให้มั่นใจว่าโมเดลการคำนวณสอดคล้องกับพารามิเตอร์การผลิตจริง

06 การประยุกต์ใช้ในอุตสาหกรรม

โรงงานระดับโลกอย่าง TSMC, Samsung Foundry และ Intel มีมาตรฐานการตรวจสอบที่เข้มงวดมาก โดยจะออกไฟล์ตรวจสอบที่เรียกว่า Certified Runset เพื่อยืนยันว่าเครื่องมืออย่าง Calibre สามารถให้ผลลัพธ์ที่แม่นยำตามข้อมูลการวัดจริง (Silicon Correlation) กระบวนการนี้ทำให้เกิด Ecosystem ที่แข็งแกร่งระหว่าง EDA Vendor และ Foundry ซึ่งมีผลโดยตรงต่อ Yield ของเวเฟอร์

การทำ Tape-out ที่สมบูรณ์แบบไม่ได้ขึ้นอยู่กับเพียงแค่การทำ DRC/LVS ผ่านเท่านั้น แต่รวมถึงการส่งมอบข้อมูลที่ครบถ้วน (GDSII, Netlist, Constraints) เพื่อให้โรงงานสามารถดำเนินการ Mask Manufacturing ได้อย่างไร้ข้อผิดพลาด ซึ่งเป็นฟันเฟืองสำคัญใน Supply Chain ตั้งแต่การผลิตชิปประมวลผลประสิทธิภาพสูง (High-Performance Computing) ไปจนถึงชิปสำหรับอุปกรณ์สื่อสาร 5G/6G ที่ต้องการความเที่ยงตรงสูงมาก