SEMICONDUCTOR — DEEP DIVE

RF Layout Techniques:
RF Layout Techniques

ENGINEERING

01 บทนำ: Rf Layout คืออะไร

RF Layout คือหัวใจสำคัญของการออกแบบ Integrated Circuit (IC) ในยุคความถี่สูง โดยเป้าหมายหลักคือการรักษาสัญญาณไฟฟ้าไม่ให้สูญเสียพลังงานหรือเกิดการบิดเบือน (Distortion) เมื่อสัญญาณวิ่งผ่านวงจรที่ความถี่ระดับ GHz ความต้านทาน (Resistance), ความจุ (Capacitance) และความเหนี่ยวนำ (Inductance) ของสายสัญญาณที่ปกติเรามองข้ามในวงจรดิจิทัล จะกลายเป็นตัวแปรสำคัญที่ส่งผลต่อประสิทธิภาพโดยตรง

ความท้าทายของ RF Layout ไม่ใช่แค่การเชื่อมต่อสัญญาณ แต่คือการจัดการกับ Electromagnetic (EM) Coupling และผลกระทบจาก substrate ที่เป็นสื่อนำไฟฟ้า การออกแบบ RF Layout ที่แม่นยำจึงจำเป็นต้องใช้การจำลองด้วย EM Simulation เพื่อคาดการณ์พฤติกรรมของโครงสร้าง Passive เช่น On-chip Inductor และ Capacitor ซึ่งมักเป็นส่วนที่สูญเสียพลังงานมากที่สุดในวงจร RF Front-end

📍 CAREER ROADMAP CONTEXT

STAGE 04 — LAYOUT & EM SIMULATION: RF Layout & Electromagnetic Simulation
On-chip inductor design (Q factor, self-resonant frequency), MIM/MOM capacitor, RF layout rules — guard rings, substrate tie, EM shielding, multi-finger MOSFET; EM simulation (HFSS 3D FEM, ADS Momentum, Sonnet) สำหรับ passive extraction ที่แม่นยำ
Tools: Cadence Virtuoso RF layout, ANSYS HFSS, Keysight ADS Momentum
Related: On-Chip Inductor & Capacitor · EM Simulation (HFSS/Momentum) · Parasitic Extraction for RF
Path: RF / Analog IC Engineer

02 หลักการพื้นฐาน

ในระดับความถี่สูง พฤติกรรมของอุปกรณ์ Passive จะถูกจำกัดด้วยคุณสมบัติทางฟิสิกส์ของโครงสร้าง โดยเฉพาะ Quality Factor ($Q$) และ Self-Resonant Frequency ($SRF$) ของ On-chip Inductor ซึ่งสัมพันธ์กับค่าความต้านทานของโลหะ (Skin effect) และการสูญเสียในสารกึ่งตัวนำ (Substrate loss)

$ Q = 2\pi \frac{E_{stored}}{E_{loss}} \approx \frac{\omega L}{R_s} $

สำหรับตัวเก็บประจุแบบ MIM (Metal-Insulator-Metal) หรือ MOM (Metal-Oxide-Metal) การออกแบบต้องพิจารณาค่า Parasitic Capacitance ที่เกิดขึ้นระหว่างชั้นโลหะกับ Substrate ซึ่งส่งผลโดยตรงต่อค่าความถี่คัตออฟ การใช้หลักการของ Transmission Line Theory ช่วยให้วิศวกรสามารถคำนวณ Impedance Matching เพื่อลดการสะท้อนของสัญญาณ (Return Loss) ให้เหลือน้อยที่สุด

03 วิธีการและเทคนิค

กระบวนการออกแบบ RF Layout เริ่มต้นจากการเลือกโครงสร้างอุปกรณ์ให้เหมาะสมกับ Frequency Band ที่ต้องการ โดยมักเริ่มต้นที่ Multi-finger MOSFET เพื่อลดค่า Gate Resistance ($R_g$) และเพิ่มประสิทธิภาพของ transconductance ($g_m$) ขั้นตอนการจัดวาง (Layout placement) ต้องให้ความสำคัญกับ Guard Rings เพื่อแยกสัญญาณรบกวนระหว่างโซน Digital และ RF

EM Shielding: การวาง Ground plane ใต้โครงสร้าง Inductor เพื่อลดกระแสไหลวน (Eddy current) ใน Substrate
Substrate Tie: การวางตำแหน่ง Substrate contacts ที่หนาแน่นเพื่อลดความต่างศักย์ของ Ground bounce
Interconnect Optimization: การเลือกใช้ชั้นโลหะบนสุด (Thick Metal) ที่มีความหนาเป็นพิเศษเพื่อลดความต้านทานของสัญญาณ RF

04 เทคนิคขั้นสูง

ในโหนดการผลิตระดับ sub-7nm ปัญหา Parasitic Extraction (PEX) ทวีความรุนแรงขึ้นเนื่องจากความซับซ้อนของโครงสร้างโลหะที่เล็กลงและมีความหนาแน่นสูง ทำให้เกิด Inductive Coupling ระหว่างสายสัญญาณที่ใกล้กันอย่างหลีกเลี่ยงไม่ได้ แนวทางการแก้ไขคือการใช้ 3D EM Simulation แบบ Full-wave เพื่อวิเคราะห์พฤติกรรมกระแสในเชิงลึก

นอกจากนี้ การจัดการกับความร้อน (Thermal management) ในชิป RF กำลังสูงเป็นเรื่องสำคัญ เพราะค่า $R_s$ ของโลหะจะเพิ่มขึ้นตามอุณหภูมิ ส่งผลให้ $Q$ factor ลดลง การออกแบบ Layout จึงต้องคำนึงถึงความสมมาตร (Symmetry) และการระบายความร้อนผ่านโครงสร้าง Via array เพื่อรักษาความเสถียรของวงจรภายใต้สภาวะการทำงานจริง

05 เครื่องมือและอุปกรณ์

การออกแบบ RF Layout ในปัจจุบันต้องพึ่งพาชุดเครื่องมือ EDA (Electronic Design Automation) ระดับสูงเพื่อรับประกันความแม่นยำก่อนการผลิตจริง โดยมีเครื่องมือหลักดังนี้:

Cadence Virtuoso RF Layout: ใช้สำหรับการจัดการ Layout ในเชิง physical และรองรับการทำ Schematic-driven layout
ANSYS HFSS: มาตรฐานทองคำสำหรับการจำลอง 3D EM ด้วยวิธี Finite Element Method (FEM) เพื่อวิเคราะห์ Passive components ที่ซับซ้อน
Keysight ADS Momentum: เครื่องมือ 2.5D planar EM simulator ที่นิยมใช้ในการวิเคราะห์ interconnects และ on-chip inductors บน substrate ที่มีหลายชั้น

เครื่องมือเหล่านี้จะทำงานร่วมกับ Extraction Tools เช่น Calibre เพื่อดึงค่า Parasitics ออกมาในรูปแบบ RC/RLC Netlist เพื่อทำการจำลองในระดับ Circuit ระดับถัดไป

06 การประยุกต์ใช้ในอุตสาหกรรม

โรงงานระดับโลกอย่าง TSMC, Samsung Foundry และ Intel ต่างให้ความสำคัญกับ RF Process Development Kit (PDK) ซึ่งเป็นข้อมูลพื้นฐานที่วิศวกรใช้ในการออกแบบ RF Layout การออกแบบที่ผ่านการรับรองจากโรงงานเหล่านี้ต้องมีการทำ EM-Co-Simulation ที่แม่นยำเพื่อป้องกันความผิดพลาดที่อาจเกิดขึ้นหลังการผลิต (Silicon re-spin)

ในห่วงโซ่อุปทานโลก ความต้องการชิป RF ที่มีประสิทธิภาพสูงเพิ่มขึ้นอย่างมหาศาลจากการขยายตัวของ 5G และ Wi-Fi 6E/7 ทำให้ความสามารถในการทำ RF Layout Design กลายเป็นทักษะที่ขาดแคลนและเป็นที่ต้องการสูงสุดในอุตสาหกรรมเซมิคอนดักเตอร์ ทั้งในส่วนของ Mobile SoC, RF Front-end Modules และระบบสื่อสารผ่านดาวเทียม