SEMICONDUCTOR — DEEP DIVE

EM Simulation (HFSS/Momentum):
EM Simulation (HFSS/Momentum)

ENGINEERING

01 บทนำ: Em Sim คืออะไร

ในโลกของ RFIC (Radio Frequency Integrated Circuit) Design การออกแบบ Layout ไม่ใช่แค่การเชื่อมต่อวงจรตาม Schematic แต่คือการจัดการกับพฤติกรรมของคลื่นแม่เหล็กไฟฟ้า (Electromagnetic - EM) ที่ความถี่สูง ซึ่งอุปกรณ์ Passive เช่น Inductor และ Capacitor เริ่มมีพฤติกรรมที่ไม่เป็นอุดมคติ

Electromagnetic Simulation (EM Sim) จึงกลายเป็นขั้นตอนวิกฤต (Critical Stage) เพื่อทำความเข้าใจ Parasitic effects เช่น ความต้านทานผิว (Skin Effect) และกระแสไหลวน (Eddy Current) ใน Substrate การทำ EM Simulation ช่วยให้วิศวกรสามารถทำนายประสิทธิภาพจริง (Performance) ก่อนการผลิตจริง เพื่อหลีกเลี่ยงข้อผิดพลาดที่ส่งผลต่อค่า Q-factor และ Self-Resonant Frequency (SRF) ซึ่งเป็นหัวใจสำคัญของ RF performance ในปัจจุบัน

📍 CAREER ROADMAP CONTEXT

STAGE 04 — LAYOUT & EM SIMULATION: RF Layout & Electromagnetic Simulation
On-chip inductor design (Q factor, self-resonant frequency), MIM/MOM capacitor, RF layout rules — guard rings, substrate tie, EM shielding, multi-finger MOSFET; EM simulation (HFSS 3D FEM, ADS Momentum, Sonnet) สำหรับ passive extraction ที่แม่นยำ
Tools: Cadence Virtuoso RF layout, ANSYS HFSS, Keysight ADS Momentum
Related: On-Chip Inductor & Capacitor · RF Layout Techniques · Parasitic Extraction for RF
Path: RF / Analog IC Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ On-chip inductor คือการจัดการกับ Magnetic flux coupling และ Substrate loss โดยค่า Quality Factor (Q) สามารถนิยามได้จากอัตราส่วนของพลังงานที่สะสมต่อพลังงานที่สูญเสียต่อหนึ่งรอบการสั่น $Q = 2\pi \frac{E_{stored}}{E_{loss}}$ ซึ่งในระดับชิป $E_{loss}$ มักเกิดจากความต้านทานของโลหะ ($R_s$) และความสูญเสียในพื้นผิวซิลิกอน ($R_{sub}$)

สำหรับ Capacitor ประเภท MIM (Metal-Insulator-Metal) หรือ MOM (Metal-Oxide-Metal) ปัจจัยสำคัญคือความหนาแน่นของความจุ (Capacitance Density) และ Parasitic capacitance ที่เกิดจาก Interconnect layers ซึ่งสมการค่าความจุหลักคือ $C = \epsilon_0 \epsilon_r \frac{A}{d}$ โดยที่วิศวกรต้องคำนึงถึง Fringe capacitance ที่เพิ่มขึ้นอย่างมากเมื่อใช้เทคโนโลยี Node ที่เล็กลง ซึ่งการทำ EM Simulation จะช่วยให้เราเข้าใจ Coupling effect เหล่านี้ได้อย่างแม่นยำกว่าการสกัดพารามิเตอร์แบบ 2D ทั่วไป

03 วิธีการและเทคนิค

กระบวนการ RF Layout Design เริ่มต้นจากการวางแผน Floorplan โดยคำนึงถึง Symmetry ของวงจรเป็นหลัก เพื่อลด Common-mode noise และเพิ่ม Differential signal integrity โดยมีขั้นตอนมาตรฐานดังนี้:

Inductor Design: ออกแบบ Pattern ของโลหะชั้นหนา (Thick Metal Top Layer) เพื่อลด Series resistance พร้อมติดตั้ง Guard rings เพื่อป้องกันการรบกวนของกระแสใน Substrate
MOM/MIM Capacitor Implementation: จัดวางโลหะในรูปแบบ Interdigitated สำหรับ MOM เพื่อเพิ่ม fringe effect และเลือกใช้ชั้น Dielectric ที่มีค่า k สูงเพื่อเพิ่มความจุ
EM Extraction: ส่ง Layout ข้อมูล GDSII ไปยังเครื่องมือ 3D EM Solver เพื่อทำการ discretized พื้นที่ด้วยวิธี FEM (Finite Element Method) เพื่อดูพฤติกรรม S-parameters ตลอดช่วงความถี่การใช้งาน

Pro-tip: การทำ De-embedding ของโครงสร้าง Test structure คือขั้นตอนที่สำคัญที่สุดเพื่อให้มั่นใจว่าผลลัพธ์จากการจำลอง (Simulation) ตรงกับค่าที่วัดได้จริงจาก Wafer Probing

04 เทคนิคขั้นสูง

ในเทคโนโลยี sub-7nm และ FinFET, ปัญหา Skin Effect และ Proximity Effect กลายเป็นเรื่องท้าทายอย่างยิ่ง เนื่องจากความหนาของโลหะที่บางลงส่งผลให้ค่าความต้านทาน (Resistance) เพิ่มขึ้นอย่างทวีคูณ ส่งผลกระทบโดยตรงต่อ SRF ของ Inductor นอกจากนี้ อิทธิพลของ Substrate Coupling ยังรุนแรงขึ้นเมื่อมีการรวมวงจร Digital ความเร็วสูงไว้บนชิปเดียวกัน (SoC)

แนวทางการแก้ปัญหาในปัจจุบันคือการใช้ Advanced EM Shielding เช่นการใช้ Patterned Ground Shield (PGS) เพื่อตัดกระแส Eddy current ใน Substrate หรือการใช้เทคโนโลยี 3D IC (Chiplet) เพื่อแยกโซนของ RF ออกจากสัญญาณรบกวนดิจิทัล การเลือกใช้ EM Solver ที่รองรับ Full-wave analysis อย่าง ANSYS HFSS จึงเป็นสิ่งจำเป็นเพื่อคำนวณหา Coupling ระหว่างบรรจุภัณฑ์ (Package) และชิป (Die) ในรูปแบบ Co-design

05 เครื่องมือและอุปกรณ์

ในอุตสาหกรรมเซมิคอนดักเตอร์ การใช้ชุดเครื่องมือระดับ Enterprise คือมาตรฐานความสำเร็จ ดังนี้:

Cadence Virtuoso RF Layout: ใช้สำหรับเขียน Layout และเชื่อมต่อกับ PDK (Process Design Kit) ของโรงหล่อ
ANSYS HFSS: มาตรฐานทองคำสำหรับการวิเคราะห์แบบ 3D FEM (Finite Element Method) สำหรับ Passive structure ที่ซับซ้อน
Keysight ADS Momentum: ใช้เทคนิค 2.5D Method of Moments (MoM) สำหรับการวิเคราะห์ระนาบโลหะที่รวดเร็วและแม่นยำ
Sonnet Software: เชี่ยวชาญในการวิเคราะห์วงจร RF planar แบบ EM-based ที่ต้องการความเที่ยงตรงสูงในส่วนของ High-frequency modeling

ความสามารถในการทำ Extraction to Simulation loop ที่ราบรื่นระหว่างเครื่องมือเหล่านี้คือทักษะที่บริษัทอย่าง TSMC หรือ Intel มองหาในวิศวกรออกแบบ RFIC

06 การประยุกต์ใช้ในอุตสาหกรรม

ผู้นำอุตสาหกรรมอย่าง TSMC, Samsung Foundry และ Intel ได้พัฒนากระบวนการ RF-SOI (Silicon-on-Insulator) และเทคโนโลยี FinFET ที่ปรับแต่งพิเศษเพื่อตอบสนองต่อ 5G และ 6G โดยเฉพาะ การทำความเข้าใจ EM Simulation ไม่ได้หยุดอยู่แค่ในห้องวิจัย แต่มันคือเส้นเลือดใหญ่ของการผลิตชิปสื่อสารไร้สายทั่วโลก

การที่บริษัทออกแบบชิปสามารถลดรอบการผลิต (Turn-around time) ได้จากการทำ Right-first-time design ผ่านการแม่นยำของ EM Simulation ส่งผลโดยตรงต่อห่วงโซ่อุปทานระดับโลก เนื่องจากช่วยลดการเสียเวลาและต้นทุนในการทำ Mask sets ใหม่ หากเกิดความผิดพลาดในการออกแบบ RF Path เพียงจุดเดียวอาจทำให้ทั้งชิปใช้งานไม่ได้ ซึ่งนี่คือเหตุผลที่ตำแหน่ง RF Layout & EM Simulation Engineer เป็นตำแหน่งที่มีค่าตอบแทนสูงและเป็นที่ต้องการอย่างมากในตลาดแรงงาน High-tech