PHYSICAL DESIGN — PLACE & ROUTE

Place & Route:
Place & Route (P&R): จาก Netlist สู่ Layout

ENGINEERING

01 บทนำ: Pnr คืออะไร

ในขั้นตอนการออกแบบวงจรรวม (IC Design) ขั้นตอน Physical Design หรือที่เรียกกันว่า Place and Route (P&R) ถือเป็นกระบวนการหัวใจสำคัญที่เปลี่ยน Netlist จากการสังเคราะห์เชิงตรรกะ (Logic Synthesis) ให้กลายเป็นโครงสร้างทางกายภาพที่สามารถนำไปผลิตจริงได้จริงบนแผ่นเวเฟอร์ นี่คือสะพานเชื่อมระหว่างจินตนาการทางตรรกะ (Digital Logic) กับความเป็นจริงทางฟิสิกส์ (Physical Layout)

กระบวนการนี้ไม่ได้เป็นเพียงการจัดวางตำแหน่งเกต (Cells) แต่เป็นการแก้โจทย์ที่ซับซ้อนภายใต้ข้อจำกัดทางทรัพยากร ทั้งพื้นที่ (Area), การใช้พลังงาน (Power), และความเร็ว (Timing) โดยมีเป้าหมายสูงสุดคือการสร้างไฟล์ GDSII ที่ปราศจากข้อผิดพลาดและพร้อมสำหรับกระบวนการ Tape-out ไปยังโรงงานผลิต (Foundry)

📍 CAREER ROADMAP CONTEXT

STAGE 05 — PHYSICAL DESIGN: Floorplan, P&R & Clock Tree
วาง floorplan, ทำ power planning, place & route, CTS (Clock Tree Synthesis), routing optimization, IR drop / EM analysis — จนได้ GDSII พร้อม tape-out
Tools: Cadence Innovus / Synopsys ICC2, RedHawk, Tempus
Related: Floorplanning & Power Planning · Clock Tree Synthesis (CTS) · IR Drop & EM Analysis
Path: IC Design Engineer

02 หลักการพื้นฐาน

หัวใจสำคัญของ P&R คือการจัดการความสัมพันธ์ระหว่าง Delay และ Parasitics ซึ่งถูกกำหนดโดยกฎทางฟิสิกส์ของสายนำสัญญาณ (Interconnects) เมื่อเทคโนโลยีการผลิตลดขนาดลง (Node scaling) ค่าความต้านทาน (R) และความจุ (C) ของสายสัญญาณจะส่งผลกระทบต่อสัญญาณนาฬิกาอย่างมหาศาล โดยมีสมการพื้นฐานของ Elmore Delay ที่ใช้ประมาณค่าหน่วงเวลาของสัญญาณได้ดังนี้: $ T_{delay} \approx \sum_{i=1}^{n} R_i \left( C_i + \sum_{j=i+1}^{n} C_j \right) $

นอกเหนือจากเรื่อง Timing แล้ว การวางแผนพลังงาน (Power Planning) ยังต้องคำนึงถึง IR Drop ซึ่งเกิดจากความต้านทานในโครงข่ายจ่ายไฟ (Power Grid) โดยสามารถอธิบายได้ด้วยกฎของโอห์ม $V_{drop} = I_{avg} \times R_{grid}$ หาก IR Drop มีค่าเกินเกณฑ์ที่กำหนด จะทำให้แรงดันไฟฟ้าที่ไปถึงทรานซิสเตอร์ไม่เพียงพอ ส่งผลต่อ Switching speed และอาจทำให้ชิปทำงานผิดพลาดในที่สุด

03 วิธีการและเทคนิค

กระบวนการ P&R เริ่มต้นจากการทำ Floorplanning ซึ่งเป็นการกำหนดขอบเขตของชิปและตำแหน่งของ Macro blocks เช่น Memory (SRAM) และ I/O Pads ต่อด้วยการทำ Power Planning เพื่อสร้าง Ring และ Mesh ของ VDD/VSS ที่มีประสิทธิภาพ

Placement: การวาง Standard cells ให้กระจายตัวอย่างเหมาะสมเพื่อหลีกเลี่ยงความหนาแน่นเกินไป (Congestion) และลดเส้นทางการเชื่อมต่อ (Wire length)
Clock Tree Synthesis (CTS): การสร้างโครงข่าย Clock ที่สมดุลเพื่อให้สัญญาณนาฬิกาเดินทางถึงทุก Flip-flop พร้อมกัน โดยพยายามลดค่า Skew และ Latency ให้ต่ำที่สุด
Routing: ขั้นตอนการลากเส้นเชื่อมต่อระหว่างจุดต่างๆ โดยเครื่องมือ EDA จะพยายามหาเส้นทางที่สั้นที่สุดและรบกวนสัญญาณน้อยที่สุด (Crosstalk avoidance)

04 เทคนิคขั้นสูง

ในยุค Sub-5nm วิศวกรต้องเผชิญกับปรากฏการณ์ Electromigration (EM) ซึ่งเป็นกระบวนการที่อะตอมของโลหะเคลื่อนที่เนื่องจากกระแสไฟฟ้าสูงไหลผ่านตัวนำขนาดเล็ก จนทำให้เกิดการขาดหรือลัดวงจรของสายสัญญาณ นอกจากนี้ยังมีเรื่อง Multi-Patterning และ EUV Lithography ที่บังคับให้การวาง Layout ต้องเป็นไปตามข้อกำหนดทางด้าน Design for Manufacturing (DFM) ที่เข้มงวดมาก

โซลูชันสมัยใหม่จึงมุ่งเน้นไปที่การใช้ AI-Driven P&R เพื่อคาดการณ์ปัญหาทางกายภาพตั้งแต่ขั้นตอนต้นๆ (Early-stage analysis) รวมถึงการทำ Voltage-Aware Timing Analysis เพื่อวิเคราะห์ความสัมพันธ์ระหว่างการตกของแรงดันและ Timing ที่เปลี่ยนไปในสภาพแวดล้อมจริงแบบ Dynamic

05 เครื่องมือและอุปกรณ์

อุตสาหกรรม Physical Design ขับเคลื่อนด้วยซอฟต์แวร์ EDA (Electronic Design Automation) ชั้นนำ ได้แก่:

Cadence Innovus: แพลตฟอร์มหลักสำหรับการทำ Implementation ที่มีประสิทธิภาพในการรองรับการออกแบบขนาดใหญ่ระดับหลายพันล้านทรานซิสเตอร์
Synopsys ICC2 (IC Compiler II): เครื่องมือที่เป็นมาตรฐานอุตสาหกรรม มีฟีเจอร์เด่นด้านการจัดการ Power และ Timing ที่ละเอียดสูง
RedHawk (Ansys) & Tempus (Cadence): เครื่องมือวิเคราะห์ขั้นสูงสำหรับ IR Drop, EM และ Timing Sign-off ที่มีความแม่นยำระดับทองคำ (Gold Standard)

เครื่องมือเหล่านี้ทำงานร่วมกับข้อมูลจากโรงงาน (Foundry PDKs) เพื่อให้แน่ใจว่าแบบร่างสอดคล้องกับข้อกำหนดการผลิตของ ASML หรือการเคลือบชั้นวัสดุของ AMAT และ Lam Research

06 การประยุกต์ใช้ในอุตสาหกรรม

การทำ P&R ในโรงงานระดับโลกอย่าง TSMC, Samsung, และ Intel คือการบริหารจัดการความซับซ้อนที่ส่งผลกระทบต่อห่วงโซ่อุปทานระดับโลกโดยตรง หากขั้นตอน P&R ไม่สามารถบรรลุประสิทธิภาพสูงสุดได้ จะส่งผลโดยตรงต่อ Yield (อัตราผลผลิต) ซึ่งหมายถึงต้นทุนที่เพิ่มขึ้นมหาศาลต่อหนึ่งแผ่นเวเฟอร์

ในปัจจุบัน วิศวกรที่เชี่ยวชาญด้าน Physical Design ไม่ได้เป็นเพียงผู้ใช้งานโปรแกรม แต่เป็นนักกลยุทธ์ที่ต้องรักษาสมดุลระหว่าง PPA (Power, Performance, Area) เพื่อให้ชิปตัวใหม่สามารถแข่งขันได้ในตลาดสมาร์ทโฟน AI และ Data Center ซึ่งแต่ละก้าวของการออกแบบส่งผลต่อการประหยัดพลังงานระดับไมโครวัตต์และการเพิ่มความเร็วในระดับกิกะเฮิรตซ์ให้กับอุปกรณ์นับล้านชิ้นทั่วโลก