SEMICONDUCTOR — MEMORY

Memory
Technology

อ่าน 30 นาที อัพเดท 2026 SRAM / DRAM / Flash / HBM

ทำความเข้าใจ Memory ทุกประเภท — ตั้งแต่ SRAM ใน Cache L1 จนถึง HBM3E ใน AI GPU และ NAND Flash ใน SSD — โครงสร้าง การทำงาน และเทรนด์ 2026

01 Memory Technology Overview

หน่วยความจำ (Memory) แบ่งออกเป็น 2 กลุ่มใหญ่: Volatile (ข้อมูลหายเมื่อไฟดับ) และ Non-volatile (ข้อมูลคงอยู่) แต่ในทางปฏิบัติวิศวกรจะมองลึกกว่านั้นอีก เช่น latency, bandwidth, endurance, cost/bit, พลังงานต่อการอ่านเขียน และข้อจำกัดด้าน packaging เพราะไม่มี memory ชนิดเดียวที่ดีที่สุดในทุกงาน

ประเภท	ตัวอย่าง	Speed	Density	Non-volatile	ใช้ใน
SRAM	L1/L2/L3 Cache	เร็วมาก (~1ns)	ต่ำ	❌	CPU, GPU Cache
DRAM	DDR5, LPDDR5	เร็ว (~14ns)	ปานกลาง	❌	Main Memory
HBM	HBM3E	เร็วมาก (~1TB/s)	สูง	❌	AI GPU, HPC
NAND Flash	TLC/QLC SSD	ช้ากว่า DRAM	สูงมาก	✅	SSD, eMMC
MRAM	STT-MRAM	เร็ว (~10ns)	ปานกลาง	✅	IoT, MCU cache
ReRAM	RRAM, PCM	ปานกลาง	สูง (potential)	✅	Storage-class

02 SRAM (Static RAM)

SRAM ใช้ Cross-coupled Inverter 6 Transistor (6T) เก็บข้อมูล 1 bit — ไม่ต้อง Refresh แต่กิน Area มากกว่า DRAM มาก เหตุผลที่ SRAM ยังสำคัญมากแม้ density ต่ำ คือมันให้ latency ต่ำและรองรับการเข้าถึงแบบสุ่มได้ดีมาก จึงเหมาะกับ cache hierarchy ที่ต้องตอบสนองภายในไม่กี่ cycle

6T CELL

โครงสร้าง 6T SRAM

M1-M2: Cross-coupled inverter (latch), M3-M4: Pull-up PMOS, M5-M6: Access transistor — ข้อมูลเก็บใน latch loop ตราบที่มีไฟ

READ

Read Operation

Precharge BL/BLB → Assert WL → ให้ differential voltage พัฒนาบน BL pair → Sense Amplifier ขยาย → ผลลัพธ์ออก

WRITE

Write Operation

Drive BL/BLB เป็น 0/1 → Assert WL → Write driver ชนะ latch feedback → เก็บค่าใหม่

HD SRAM

High-Density SRAM

HD SRAM cell มีความสำคัญมากต่อ L2/L3 cache ขนาดใหญ่ใน CPU, GPU และ AI chip สมัยใหม่ เพราะช่วยเพิ่ม cache capacity ภายใต้ข้อจำกัดด้านพื้นที่

SRAM STABILITY: SNM

SNM = min side of largest square in Butterfly Curve

Static Noise Margin (SNM) ต้องสูงพอ — ยิ่ง Node เล็ก Mismatch สูง SNM ลด → ต้องใช้ Assist Circuit (Negative BL, WL Boost)

03 DRAM (Dynamic RAM)

DRAM ใช้เพียง 1 Transistor + 1 Capacitor (1T1C) เก็บ charge บน capacitor — ต้อง Refresh ทุก ~64ms เพราะ charge รั่วออก ข้อได้เปรียบหลักคือ bit cell เล็กกว่า SRAM มาก ทำให้ต้นทุนต่อบิตต่ำกว่าและขยายความจุได้ง่ายกว่า จึงเหมาะกับ main memory ของระบบคอมพิวเตอร์และ accelerator ขนาดใหญ่

Spec	DDR4	DDR5	LPDDR5X
Data Rate	3200 MT/s	6400 MT/s	8533 MT/s
Bus Width	64-bit	64-bit (2×32)	16/32-bit
Peak BW	~25.6 GB/s	~51.2 GB/s	~68.3 GB/s
Voltage	1.2V	1.1V	0.9V
ECC	Optional	On-die ECC	On-die ECC
Application	Desktop/Server	Next-gen Server/PC	Mobile/Laptop

💡

DRAM Scaling Challenge: Capacitor

ยิ่ง DRAM Bit Cell เล็กลง Capacitance ต้องยังคงพอ (~10–20 fF) เพื่อ SNR ที่ดีพอ — แก้ด้วย High-k Dielectric (ZrO₂), Cylinder/Pillar Capacitor สูงขึ้น, และ DRAM-specific process ที่ไม่ใช้ standard logic node

Refresh & Row Hammer

Row Hammer คือการโจมตีที่ Activate row ซ้ำๆ เร็ว จนทำให้ adjacent row flip bit — แก้ด้วย Target Row Refresh (TRR), pTRR, และ ECC ประเด็นนี้สะท้อนให้เห็นว่า memory design ไม่ใช่แค่เรื่องความจุ แต่เกี่ยวข้องกับ security, controller policy และการตรวจสอบ error ระดับระบบด้วย

04 NAND Flash

NAND Flash เก็บข้อมูลโดยการกักเก็บ charge บน Floating Gate หรือ Charge Trap Layer — Non-volatile แต่มี Endurance จำกัด ในระบบจริง performance ของ NAND ไม่ได้ขึ้นกับ cell อย่างเดียว แต่ขึ้นกับ controller, wear leveling, bad block management, over-provisioning และ ECC ที่คอยชดเชยข้อจำกัดทางกายภาพของ cell ด้วย

SLC

Single Level Cell

1 bit/cell — เร็ว, Endurance 100K P/E cycles — ใช้ใน Enterprise SSD, Industrial

MLC/TLC

Multi/Triple Level Cell

2–3 bit/cell — Endurance 3K–10K — Consumer SSD ทั่วไป (Samsung 990 Pro ใช้ TLC)

QLC

Quad Level Cell

4 bit/cell — ถูกที่สุด แต่ Endurance ~1K P/E — ใช้ใน High-capacity NAS, Backup storage

3D NAND

Vertical Stacking 300+ Layers

Samsung V9 NAND: 290 layers — Micron B58R: 276 layers — ต่อไป 500+ layer คาดปี 2027–2028

NAND THRESHOLD VOLTAGE WINDOW

ΔV_T = V_T,programmed − V_T,erased ≥ N × σ(V_T)

QLC ต้องแบ่ง V_T window ออกเป็น 16 states — ยิ่งมาก states ยิ่ง Error-prone → ต้องการ ECC แรง (LDPC)

05 HBM (High Bandwidth Memory)

HBM คือ DRAM ที่ Stack กัน 3D ด้วย TSV (Through-Silicon Via) แล้ววางข้างๆ GPU/CPU บน Silicon Interposer — Bandwidth สูงกว่า DDR5 หลายเท่า จุดเด่นของ HBM คือการเพิ่ม bus width อย่างมากและลดระยะทางสัญญาณระหว่าง processor กับ memory แต่ก็มาพร้อมข้อจำกัดเรื่องต้นทุน, thermal coupling และความซับซ้อนของ advanced packaging

Spec	HBM2E	HBM3	HBM3E
Bandwidth/Stack	460 GB/s	819 GB/s	1.2 TB/s
Bus Width	1024-bit	1024-bit	1024-bit
Die Layers	8	12	12–16
Capacity/Stack	16 GB	24 GB	36–48 GB
Voltage	1.2V	1.1V	1.05V
ใช้ใน	A100, MI100	H100, MI300X	H200, B200

⚡

ทำไม AI GPU ต้องการ HBM?

LLM และ AI workload ขนาดใหญ่ต้องอ่าน weight และ activation ปริมาณมหาศาลอย่างต่อเนื่อง — HBM จึงสำคัญเพราะให้ bandwidth ระดับหลายเทราไบต์ต่อวินาที ขณะที่ DDR5 ให้ bandwidth ต่ำกว่ามาก ทำให้ GPU ติดคอขวดด้านหน่วยความจำได้ง่าย

06 Emerging Memory Technologies

นักวิจัยพัฒนา Memory ใหม่ที่ไม่ใช้ charge storage แบบ DRAM/NAND — เป้าหมายคือ fast + non-volatile + endurance สูง อย่างไรก็ตามในทางอุตสาหกรรม memory รุ่นใหม่จะถูกยอมรับได้ก็ต่อเมื่อมันไม่เพียงเร็วพอ แต่ยัง integrate เข้ากับ process, controller, reliability qualification และ cost target ได้ด้วย

Technology	หลักการ	Speed	Endurance	สถานะ 2026
STT-MRAM	Magnetic tunnel junction spin	~10ns	>10¹²	Production (TSMC, GlobalFoundries)
PCM (3D XPoint)	Phase change Ge₂Sb₂Te₅	~100ns	~10⁸	Intel Optane discontinued 2022
ReRAM / RRAM	Resistive switching filament	~10ns	~10⁷	Early production (Weebit, TSMC)
FeRAM	Ferroelectric polarization	~65ns	>10¹⁴	Production niche (TI, Rohm)
NVDIMM-P	DRAM + NAND hybrid	DRAM speed	NAND limit	Server use (Micron, Samsung)

🧪

STT-MRAM: L3 Cache ทดแทน SRAM?

GlobalFoundries เปิดตัว 22FDX + MRAM — ใช้เป็น Last-level Cache ที่ Non-volatile — ประหยัดพลังงาน Standby สูงมากสำหรับ IoT device เพราะไม่ต้อง Refresh หรือ retain power

07 Memory Hierarchy ใน Modern SoC

ทุก SoC/CPU มี memory hierarchy ที่ต้องสร้างสมดุลระหว่าง speed, capacity และ cost การออกแบบ hierarchy ที่ดีไม่ได้ดูแค่ latency ของแต่ละชั้น แต่ยังรวมถึง cache coherence, prefetch behavior, interconnect bandwidth และวิธีที่ workload จริงใช้ข้อมูลด้วย

Level	ประเภท	Size (typical)	Latency	BW
L1 Cache	SRAM (per core)	32–128 KB	~1–4 ns	>1 TB/s
L2 Cache	SRAM (per core/cluster)	256 KB–4 MB	~5–15 ns	~500 GB/s
L3 / LLC	SRAM (shared)	4–120 MB	~20–50 ns	~200 GB/s
HBM / LPDDR	DRAM (on-package)	16–192 GB	~100–150 ns	0.5–3 TB/s
Main Memory	DDR5	16 GB–4 TB	~70–100 ns	50–100 GB/s
Storage	NVMe SSD (NAND)	256 GB–64 TB	~50–100 μs	10–14 GB/s

⚠️

Memory Wall Problem ใน AI Era

GPU Compute FLOPS เพิ่มขึ้น 10x ทุก 2–3 ปี แต่ Memory Bandwidth เพิ่มได้แค่ 1.5–2x — ทำให้ AI workload เป็น Memory Bound มากขึ้น — HBM4, Processing-in-Memory (PIM) และ CXL Memory Pooling เป็นแนวทางแก้ไข

08 ตลาดและแนวโน้ม Memory 2026

ตลาด memory มักขึ้นลงเป็นวัฏจักรตาม supply-demand และการลงทุน fab แต่ในช่วงยุค AI สิ่งที่เด่นชัดคือมูลค่าของผลิตภัณฑ์ memory ไม่ได้กระจายเท่ากันทุก segment โดยเฉพาะ HBM ที่กลายเป็นคอขวดสำคัญของระบบประมวลผลระดับสูง

Segment	ผู้นำตลาด	เทรนด์ 2026
DRAM	Samsung, SK Hynix, Micron	DDR5 mainstream; LPDDR5X ใน flagship mobile
HBM	SK Hynix (1st), Samsung, Micron	HBM3E shortage จาก AI boom; HBM4 เริ่ม 2025
NAND Flash	Samsung, Kioxia, WD, Micron, SK Hynix	300+ layer; QLC ขยายสู่ Enterprise
Embedded NVM	TSMC, GlobalFoundries, TI	STT-MRAM แทน eFlash ใน MCU

📈

HBM Shortage หนุนรายได้ผู้ผลิตหน่วยความจำ

SK Hynix ครอง HBM3/3E market share >50% ในปี 2025 — NVIDIA H100/H200 ใช้ SK Hynix HBM3E เกือบทั้งหมด — ทำให้ Operating Profit Q3 2024 ของ SK Hynix ทำสถิติใหม่ที่ 7.03 trillion KRW

// QUICK QUIZ

HBM (High Bandwidth Memory) ใช้เทคโนโลยีอะไรเพื่อเชื่อมต่อ Die หลายชั้น?