Wafer Sort & PAT:
Wafer Sort & PAT
01 บทนำ: Wafer Sort คืออะไร
Wafer Sort หรือการตรวจสอบเวเฟอร์ระดับชิป (Wafer-Level Test) ถือเป็นขั้นตอนสำคัญในลำดับที่ 4 ของกระบวนการผลิตเซมิคอนดักเตอร์ ก่อนที่จะนำเวเฟอร์ไปผ่านกระบวนการตัดแบ่ง (Dicing) และประกอบชิ้นส่วน (Packaging) หน้าที่หลักของ Wafer Sort คือการคัดแยกชิปที่เสีย (Defective Dies) ออกจากชิปที่ใช้งานได้ (Known Good Dies - KGD) เพื่อป้องกันไม่ให้ต้นทุนในขั้นตอน Packaging สูงขึ้นจากการนำชิปที่เสียไปประกอบจริง
กระบวนการนี้ใช้ Probe Card ทำหน้าที่เป็นสะพานเชื่อมต่อทางไฟฟ้า (Interface) ระหว่าง ATE (Automated Test Equipment) กับ Pad บนชิป ข้อมูลที่ได้จากขั้นตอนนี้ไม่เพียงแค่ระบุสถานะ Pass/Fail แต่ยังสร้าง Wafer Map ซึ่งเป็นดัชนีชี้วัด Yield และความผิดปกติของกระบวนการผลิต (Process Variation) ที่วิศวกรออกแบบและกระบวนการผลิตต้องนำไปวิเคราะห์เพื่อปรับปรุง Design Rule หรือ Manufacturing Parameter ต่อไป
Probe card types (cantilever / vertical / MEMS), contact resistance, wafer map interpretation, PAT (Part Average Testing), geographic binning, hot/cold wafer sort, alignment and overdrive
Equipment: FormFactor prober, Cascade Microtech, MPI probe station
Related: Probe Card Design & Types · Wafer Map & Yield Analysis · IC Manufacturing Overview
Path: Test Engineer (ATE / DFT)
02 หลักการพื้นฐาน
หัวใจสำคัญของ Wafer Sort คือเรื่อง Contact Physics และ Signal Integrity โดยเฉพาะความต้านทานสัมผัส (Contact Resistance: $R_c$) ซึ่งเกิดจากการสัมผัสระหว่าง Probe Tip กับ Pad ของชิป ปัจจัยหลักที่ส่งผลคือแรงกด (Overdrive) และวัสดุที่ใช้ทำ Probe Tip ตามสมการ $R_c = \rho \cdot (d/A)$, โดยที่ $d$ คือระยะห่างของฟิล์มออกไซด์ที่ติดค้างบนผิว Pad และ $A$ คือพื้นที่สัมผัส ซึ่งในระดับ Nanometer ความต้านทานนี้อาจส่งผลต่อการทดสอบกระแสสูงหรือสัญญาณความถี่สูง (High-Speed Testing) ทำให้ต้องมีการควบคุมกระบวนการขจัดออกไซด์ด้วยแรงกดในระดับไมโครเมตร
นอกจากนี้ ในทางอุณหพลศาสตร์ การทดสอบที่อุณหภูมิสูง (Hot Sort) หรืออุณหภูมิต่ำ (Cold Sort) จำเป็นต้องคำนึงถึง Thermal Expansion Coefficient (CTE) ของ Probe Card และ Prober Stage ที่อาจขยายตัวไม่เท่ากัน ทำให้การทำ Alignment ระหว่าง Tip กับ Pad ผิดพลาดได้ วิศวกรต้องใช้เทคนิคการชดเชยด้วยซอฟต์แวร์ควบคุม (Position Compensation) เพื่อรักษาค่าความแม่นยำในระดับ sub-micron ตลอดช่วงการทดสอบ
03 วิธีการและเทคนิค
กระบวนการ Wafer Sort เริ่มต้นจากการนำเวเฟอร์เข้าสู่ Prober Station โดยระบบ Vision System จะทำ Alignment เพื่อให้ตำแหน่ง Pad บนชิปตรงกับ Probe Tip ภายใน Probe Card เมื่อตำแหน่งลงล็อก ระบบจะทำ Overdrive (การกด Probe ลงไปบน Pad อีกเล็กน้อยเพื่อทะลวงฟิล์มออกไซด์ให้แตกออก) เพื่อให้เกิดการเชื่อมต่อทางไฟฟ้าที่เสถียร จากนั้น ATE จะส่งสัญญาณไฟฟ้าตามโปรแกรมทดสอบ ได้แก่ Continuity test, Leakage current, และ Functional test
หลังจากทดสอบเสร็จ ข้อมูลจะถูกบันทึกในรูปแบบ Wafer Map โดยใช้ Geographic Binning เพื่อระบุความหนาแน่นของชิปที่เสีย (Bin Clustering) นอกจากนี้ยังมีระบบ PAT (Part Average Testing) ซึ่งเป็นการใช้หลักการทางสถิติเพื่อคัดกรองชิปที่มีพฤติกรรมผิดปกติ แม้จะผ่านการทดสอบแบบ Pass/Fail ปกติแต่มีค่า Parameter เบี่ยงเบนจากค่าเฉลี่ยของกลุ่ม (Outlier) เพื่อลดความเสี่ยงของการเสียชีวิตของอุปกรณ์ในภายหลัง (Early Life Failure)
04 เทคนิคขั้นสูง
ในเทคโนโลยี sub-5nm ความท้าทายหลักอยู่ที่ขนาดของ Pad ที่เล็กลงจนเหลือระดับไม่กี่ไมครอน ทำให้การจัดวาง Probe (Probe Density) ต้องมีความแม่นยำสูงมาก การใช้ MEMS-based Probe Card จึงเข้ามาแทนที่ Cantilever แบบเดิม เนื่องจากสามารถผลิตให้มีความหนาแน่นสูงและมีความยืดหยุ่นทางกลไกที่สม่ำเสมอกว่า
ปัญหาเรื่อง Parasitic Capacitance และ Inductance ที่เกิดจากเส้นทางสัญญาณบน Probe Card เริ่มกลายเป็นคอขวดของการทดสอบความถี่สูง (RF/High-Speed Logic) วิศวกรต้องใช้การออกแบบ Probe Card แบบ Multi-layer Ceramic ที่มีการควบคุม Impedance ให้คงที่ตลอดทางเดินสัญญาณ พร้อมทั้งระบบ Cooling ในตัวเพื่อลดความร้อนสะสมที่อาจทำให้ค่าทางไฟฟ้าของอุปกรณ์เปลี่ยนแปลงขณะทำการทดสอบ (Thermal drift)
05 เครื่องมือและอุปกรณ์
เครื่องมือที่ใช้ในอุตสาหกรรมปัจจุบันมีผู้เล่นหลักคือ FormFactor, Cascade Microtech (ปัจจุบันเป็นส่วนหนึ่งของ FormFactor), และ MPI Corporation ซึ่งเป็นผู้นำด้าน Probe Station และ Probe Card ระดับโลก นอกจากนี้ยังมีระบบ ATE เช่น Advantest และ Teradyne ที่เป็นแกนหลักในการควบคุมสัญญาณไฟฟ้า
ในฝั่งซอฟต์แวร์วิเคราะห์ข้อมูล (Yield Management System - YMS) เช่น Cadence หรือ Synopsys มีการเชื่อมต่อกับระบบทดสอบเพื่อทำ Data Analytics ผ่านแพลตฟอร์มต่างๆ เช่น PDF Solutions หรือ Galaxy Semiconductor เพื่อสร้างกระบวนการทำ Correlation Analysis ระหว่างผลจาก Wafer Sort กับข้อมูลจากขั้นตอนการผลิต Fab เพื่อระบุสาเหตุรากเหง้า (Root Cause) ของ defect ในแต่ละ batch
06 การประยุกต์ใช้ในอุตสาหกรรม
โรงงานระดับโลกอย่าง TSMC, Intel, และ Samsung ให้ความสำคัญกับ Wafer Sort อย่างยิ่งยวด เนื่องจากเป็นจุดที่สามารถหยุดการผลิตของเวเฟอร์ที่ผิดพลาดได้ทันท่วงที ในโรงงานเหล่านี้ Wafer Sort ไม่ใช่เพียงแค่การคัดแยกชิป แต่เป็น Data Hub ที่สำคัญที่สุดในการสั่งการผลิต (Process Control Loop) หาก Yield ต่ำลงในโซนใดโซนหนึ่งของ Wafer Map ระบบจะส่งสัญญาณย้อนกลับ (Feedback) ไปยังเครื่อง Etch หรือ Deposition ใน Fab ทันที เพื่อป้องกันการเสียของเวเฟอร์แผ่นถัดไป
นโยบายในระดับอุตสาหกรรมคือการผลักดันสู่ Zero-Defect Manufacturing โดยใช้ AI เข้ามาช่วยวิเคราะห์ Wafer Map แบบ Real-time เพื่อทำ Predictive Maintenance ให้กับ Probe Card และลดเวลาหยุดทำงานของเครื่องจักร ซึ่งผลกระทบเชิงบวกของ Wafer Sort ที่มีประสิทธิภาพนั้นส่งผลโดยตรงต่อการลดต้นทุนรวม (Cost per Good Die) ทำให้เซมิคอนดักเตอร์เข้าถึงผู้บริโภคได้ในราคาที่ต่ำลงในขณะที่ประสิทธิภาพสูงขึ้น