QUALITY & RELIABILITY — TEST ENGINEERING

Test &
Characterization

อ่าน 28 นาที อัพเดท 2026 ATE / Reliability

Wafer Sort, Final Test, ATE, Burn-in และ Reliability Analysis — กระบวนการที่ใช้ยืนยันคุณภาพของ chip ก่อนส่งมอบให้ลูกค้า

01 Semiconductor Testing Overview

การทดสอบ Semiconductor เป็นขั้นตอนสำคัญที่คัดกรอง die/package ที่ผิดปกติออก ก่อนส่งถึงลูกค้า ครอบคลุม functional test, parametric test และ reliability test ในมุมธุรกิจ งาน test ไม่ได้มีหน้าที่แค่หา pass/fail แต่ยังเป็นเครื่องมือควบคุมคุณภาพ, จัด speed bin, ป้อนข้อมูลกลับไปยัง design/process team และปกป้อง margin ของผลิตภัณฑ์ในระยะยาว

🔬

Test Cost

Test สามารถคิดเป็น 20–40% ของ Total Manufacturing Cost โดยเฉพาะ SoC ความซับซ้อนสูง การลด Test Time จึงสำคัญมากทางธุรกิจ

Wafer Sort (EWS)

ทดสอบทุก Die บน Wafer ก่อน Dicing — Probe Card สัมผัส Pad โดยตรง

Assembly & Packaging

Die bonding, Wire bonding / Flip chip, Mold compound, สร้าง Package

Burn-in

เร่งอายุ Infant Mortality ด้วยอุณหภูมิสูง + แรงดันสูง เพื่อกรอง Early Failure

Final Test

ทดสอบ Package ครบถ้วน — Functional, Speed, Power, Parametric

Reliability Qualification

HTOL, HAST, TC, ESD, Latch-up ตาม JEDEC standard

📍 CAREER ROADMAP CONTEXT

STAGE 01 — FOUNDATION: Device Behavior & Parametric Testing
เข้าใจ MOSFET I-V curves, Vt extraction, Idsat, Ioff, BVds, GIDL — รู้ว่าต้อง measure อะไรเพราะอะไร ก่อนเขียน test program
Equipment: Keithley 4200 SCS, semiconductor parameter analyzer
Related: Device Physics · MOSFET I-V & Parametric Tests · CMOS Logic & Digital Basics · Double Pulse Test (DPT)
Path: Test Engineer (ATE / DFT), Power Semiconductor Engineer, RF / Analog IC Engineer

02 ATE — Automated Test Equipment

ATE คือระบบทดสอบอัตโนมัติ ประกอบด้วย tester (Teradyne, Advantest), handler/prober และ load board (Device Interface Board) ความท้าทายสำคัญของ ATE คือการวัดสัญญาณความเร็วสูงหรือสัญญาณอนาล็อกอย่างแม่นยำภายใต้เวลาทดสอบที่จำกัด เพราะทุกมิลลิวินาทีที่เพิ่มขึ้นอาจแปลเป็นต้นทุนการผลิตที่สูงขึ้นอย่างมาก

DIGITAL

Digital Test

ส่ง Vector pattern ตรวจสอบ Functional correctness และ Scan test สำหรับ Logic fault

ANALOG/RF

Mixed-Signal Test

ทดสอบ ADC/DAC, RF (S-parameter, NF, EVM) ต้องการ Precision measurement

PARAMETRIC

IDDQ / Leakage Test

วัดกระแส Quiescent สูงผิดปกติ → ระบุ Defect (Short, Leaky gate)

SPEED

Speed Binning

ทดสอบที่หลาย Frequency และ Voltage จัด Bin ตาม Max frequency ที่ผ่าน

03 Wafer Sort

Wafer Sort (หรือ EWS — Electrical Wafer Sort) คือการทดสอบทุก die บน wafer ด้วย probe card ก่อนตัดแบ่ง โดย die ที่ไม่ผ่านจะถูกทำเครื่องหมายหรือบันทึกไว้ใน wafer map ขั้นตอนนี้สำคัญมากเพราะช่วยป้องกันไม่ให้ die ที่มี defect เข้าสู่ขั้น assembly ซึ่งมีต้นทุนสูงกว่า และยังช่วยให้ทีม process มอง pattern ของ defect บน wafer ได้เร็วขึ้น

DIE YIELD

Y = N_pass / N_total × 100%

Yield ต่ำ = ปัญหา Process หรือ Design Margin — ต้องวิเคราะห์ Failure Analysis

04 Final Test

ทดสอบ package สำเร็จรูป ก่อนส่งให้ลูกค้า ต้องผ่านทุก test item ตาม datasheet spec ทั้ง min/max/typical conditions ในหลายกรณี final test ยังเป็นขั้นตอนที่ใช้จัด bin ของผลิตภัณฑ์ เช่นแยกตามความเร็วสูงสุด, leakage, RF output power หรือคุณลักษณะเฉพาะของแต่ละตลาด

Test Category	สิ่งที่ทดสอบ	Equipment
Functional	Logic correctness, I/O behavior	Digital ATE (Teradyne UltraFLEX)
DC Parametric	VIL, VIH, IOL, IOH, IDD	SMU, PMU
AC Timing	Setup, Hold, Propagation delay	High-speed ATE
RF	S11, S21, NF, P1dB, EVM	Keysight / R&S + ATE
Power	IDDQ, IDDS, Icc per mode	PMU + ATE

05 Reliability Testing

Reliability test ตาม JEDEC Standard เพื่อประเมินอายุการใช้งานและความทนทานในสภาวะเร่งรัด แนวคิดสำคัญคือการใช้ stress ที่แรงกว่าสภาวะใช้งานจริงเพื่อเร่ง failure mechanism ให้เกิดเร็วขึ้น จากนั้นจึงนำข้อมูลไปสร้างความเชื่อมั่นว่าผลิตภัณฑ์จะอยู่ได้ตามอายุที่ตลาดเป้าหมายต้องการ

Test	ย่อ	Condition	วัตถุประสงค์
High Temp Operating Life	HTOL	125–150°C, 1000 hrs	Time-dependent failures
Highly Accelerated Stress	HAST	130°C, 85% RH, 96 hrs	Moisture / Corrosion
Thermal Cycling	TC	−55°C to +125°C, 1000 cycles	Mechanical stress
ESD / Latch-up	ESD/LU	HBM, CDM, MM models	Electrostatic protection

06 Yield Analysis

การวิเคราะห์ yield เพื่อหาสาเหตุ failure และ improve process — ใช้ wafer map, failure analysis (FA) เช่น SEM, FIB, OBIRCH งานนี้สำคัญมากกับชิปขนาดใหญ่และ advanced node เพราะ margin ด้าน yield มีผลต่อ gross margin ของธุรกิจโดยตรง และปัญหาเล็กน้อยใน process step เดียวอาจกระทบเป็นวงกว้างทั้ง fab

POISSON YIELD MODEL

Y = exp(−D₀ · A)

D₀ = Defect density (defects/cm²), A = Die area — ยิ่ง Die ใหญ่ Yield ยิ่งต่ำ

💡

Yield Improvement Cycle

Test → Wafer Map Analysis → Failure Analysis (FA) → Root Cause → Process Correction → Re-test วนซ้ำจนได้ Yield target

07 DFT & Scan Test

DFT (Design for Testability) คือการเพิ่ม hardware พิเศษในตอน design เพื่อให้ test ทำได้ง่ายขึ้น ถูกลง และครอบคลุมมากขึ้น ตัวอย่างหลักคือ scan chain ในชิปสมัยใหม่ DFT เป็นสิ่งที่ต้องวางแผนตั้งแต่ต้น ไม่ใช่แค่เพิ่มท้าย flow เพราะมันส่งผลต่อ area, timing, power, routing congestion และ strategy ของ production test โดยตรง

SCAN CHAIN

Scan Flip-Flop

แต่ละ FF ถูกแปลงเป็น Scannable FF — ต่อกันเป็น Chain ทำให้สามารถ shift in test pattern และ capture result ออกมาตรวจสอบได้

ATPG

Automatic Test Pattern Generation

Software (Synopsys TetraMAX, Cadence Modus) สร้าง pattern อัตโนมัติเพื่อ detect Stuck-at, Transition, Bridge fault

BIST

Built-in Self Test

Memory BIST ทดสอบ SRAM/DRAM บน chip ได้เองโดยไม่ต้องใช้ ATE — ลด Test time และ cost

BOUNDARY SCAN

JTAG (IEEE 1149.1)

ทดสอบ Board-level Interconnect และ debug chip ผ่าน 4-pin TAP interface — มาตรฐานทั่วโลก

FAULT COVERAGE

FC = (Detected Faults / Total Faults) × 100%

Target FC > 99% สำหรับ Automotive (ISO 26262) — ต้องใช้ Scan + MBIST + Logic BIST ร่วมกัน

💡

Scan Compression: ลด Test Time 100x

Modern SoC มี Scan Chain หลาย 10,000 FF — Scan Compression (EDT, XOR Compressor) บีบ pattern เข้า / ขยาย response ออก ลด Test time 50–200x โดยไม่เสีย Fault Coverage

08 Failure Analysis (FA) Tools

เมื่อ die ไม่ผ่านการทดสอบ ต้องทำ failure analysis เพื่อหา root cause และส่งข้อมูลกลับไปยังทีม process หรือ design เพื่อแก้ไข ความยากของ FA อยู่ที่การเชื่อมโยงอาการทางไฟฟ้าที่เห็นจาก ATE ไปสู่ defect ทางกายภาพจริง ซึ่งอาจเป็นได้ตั้งแต่ particle contamination, via open, metal short, ESD damage ไปจนถึง marginal design issue

Tool	ย่อ	หลักการ	ใช้หา
Scanning Electron Microscope	SEM	Electron beam imaging	Physical defect, CD measurement, Particle
Transmission EM	TEM	Electron transmission through thin sample	Atomic-level interface, Layer thickness
Focused Ion Beam	FIB	Ga ion beam เจาะ/ตัด sample	Cross-section prep สำหรับ TEM, Circuit edit
Optical Beam Induced Resistance Change	OBIRCH	Laser heating → ตรวจ resistance change	Leakage path, Short defect location
Emission Microscopy	EMMI	ตรวจ Photon emission	Hot electron, Latch-up, ESD damage
Energy Dispersive X-ray	EDX / EDS	X-ray element analysis	Material composition, Contamination

🔬

FA Flow: Defect Localization ก่อน Deprocess

1) Electrical isolation (ATE) → 2) Passive Voltage Contrast (SEM) / OBIRCH → 3) FIB Cross-section → 4) TEM/EDX Analysis → 5) Root Cause → Process/Design Fix
ห้าม Deprocess ก่อน Localization เพราะอาจทำลาย Evidence

09 Advanced Packaging Test

เมื่อ chip หลายตัวถูกรวมกันใน Advanced Package (CoWoS, HBM, Chiplet) การ test ซับซ้อนขึ้นมาก เพราะต้องทดสอบทั้ง die-to-die interconnect และ package-level performance ปัญหาสำคัญคือ fault isolation ยากขึ้น, thermal interaction สูงขึ้น และต้นทุนของ package ที่เสียหลังประกอบเสร็จจะสูงกว่าชิปเดี่ยวมาก

KNOWN GOOD DIE

KGD Testing

ต้องมั่นใจว่าแต่ละ Die ผ่านก่อน Assembly เพราะ rework multi-die package แทบไม่ได้ — ต้องการ Very High Coverage

INTERCONNECT

Die-to-Die Interconnect Test

ทดสอบ µBump / Hybrid Bond Interconnect ระหว่าง Die — ใช้ Boundary Scan (UCIe standard) หรือ Built-in Loopback

THERMAL

Thermal Test (JEDEC JESD51)

วัด θJA, θJC, ψJT ของ Package — สำคัญใน HPC/AI Chip ที่ TDP >300W

2.5D/3D

TSV / HBM Test

ทดสอบ Through-Silicon Via continuity และ HBM stack — ใช้ JEDEC HBM3E test spec

// QUICK QUIZ

Burn-in ทำเพื่อจุดประสงค์ใด?