IC DESIGN — EDA / PDK

EDA Tools
& PDK

อ่าน 28 นาที อัพเดท 2026 Synopsys / Cadence / Siemens

EDA Tools และ PDK คือกระดูกสันหลังของ IC Design — ทำความเข้าใจ Synopsys, Cadence, Siemens EDA tools ตลอด Design Flow พร้อม PDK, Standard Cell, และ IP ecosystem

01 EDA Overview

EDA (Electronic Design Automation) คือซอฟต์แวร์ที่ช่วยให้วิศวกรออกแบบ chip ที่มี transistor หลายพันล้านตัวได้ โดยไม่ต้องวาด layout ทีละ transistor ในงานจริง EDA ไม่ได้เป็นแค่เครื่องมือวาดหรือคำนวณ แต่เป็นโครงสร้างพื้นฐานที่เชื่อม intent ของสถาปนิก วงจรของนักออกแบบ และข้อกำหนดจาก foundry ให้กลายเป็นชิปที่ผลิตได้จริง

💡

EDA Market: $15B+ Industry

EDA market ปี 2025 มีมูลค่าราว ~$15B — Synopsys และ Cadence ครองสัดส่วนหลักของตลาด ขณะที่ Siemens EDA (Mentor Graphics เดิม) เป็นผู้เล่นสำคัญอีกราย และ SoC เชิงพาณิชย์เกือบทั้งหมดต้องพึ่งพาเครื่องมือกลุ่มนี้

Specification & Architecture

กำหนด PPA target, Block Diagram, Interface Spec

RTL Design & Verification

Verilog/VHDL/SystemVerilog + UVM Testbench, Simulation, Formal

Logic Synthesis

RTL → Gate Netlist + Timing Constraints (SDC)

Physical Design (P&R)

Floorplan → Place → CTS → Route → Filler/Metal Fill

Signoff & GDSII

DRC, LVS, STA, IR Drop, EM → GDSII → Tapeout

02 Big 3 EDA Vendors

แม้หลายบริษัทจะพยายามใช้ flow แบบผสมข้าม vendor แต่ในโครงการขนาดใหญ่การเลือกชุดเครื่องมือหลักมักมีผลต่อ productivity, script infrastructure, signoff correlation และ availability ของทีมงานอย่างมาก

SYNOPSYS

Synopsys (Market Leader)

ครอง Synthesis (Design Compiler, Fusion Compiler), STA (PrimeTime), SPICE Sim (HSPICE), DRC/LVS (IC Validator), EDA AI (DSO.ai) — Revenue ~$6B/yr

CADENCE

Cadence Design Systems

แข็งด้าน P&R (Innovus), Simulation (Xcelium, Spectre), Custom IC (Virtuoso), PCB/System (Allegro) — โดดเด่นในงาน Analog/Mixed-signal — Revenue ~$4B/yr

SIEMENS EDA

Siemens EDA (Mentor)

แข็งด้าน DFT (Tessent), PCB (PADS, Xpedition), Functional Sim (ModelSim/Questa), Thermal (FloTHERM) — ซื้อโดย Siemens ปี 2017

ANSYS

Ansys (Simulation)

ครอง Multiphysics Simulation: EM (HFSS), Thermal (Icepak), Signal Integrity (SIwave) — ซื้อ Apache Design ทำ Power Integrity (RedHawk)

Category	Synopsys	Cadence	Siemens EDA
Synthesis	Design Compiler / Fusion Compiler	Genus	—
Place & Route	IC Compiler 2 (ICC2)	Innovus	—
Static Timing	PrimeTime (Gold standard)	Tempus	—
RTL Simulation	VCS	Xcelium	Questa / ModelSim
DRC / LVS	IC Validator / Hercules	Pegasus	Calibre (Gold standard)
Custom IC	Custom Compiler	Virtuoso (Gold standard)	—
DFT	TetraMAX ATPG	Modus	Tessent

03 PDK คืออะไร?

PDK (Process Design Kit) คือชุดข้อมูลจาก foundry ที่ให้ designer ใช้ออกแบบ chip บน process node นั้นๆ — ประกอบด้วย design rules, SPICE models, layout layers และอื่นๆ ในทางปฏิบัติ PDK คือขอบเขตความจริงของกระบวนการผลิต หากข้อมูลใน flow ไม่สอดคล้องกับ PDK ผลที่ได้อาจจำลองผ่านแต่ tapeout ไม่รอด

Component	รายละเอียด
DRM (Design Rule Manual)	กฎขั้นต่ำของ Width, Space, Overlap ทุก Layer — ละเมิด = DRC Error
SPICE Models	BSIM4 / BSIM-CMG (FinFET) สำหรับ Circuit Simulation — corner models: TT, FF, SS, SF, FS
LVS Deck	Calibre/Pegasus Deck สำหรับ verify Layout = Schematic
DRC Deck	Calibre/IC Validator Deck สำหรับ check Design Rules
PEX Deck	Parasitic Extraction — R, C, L จาก Layout สำหรับ Post-layout Simulation
Tech File	Layer definition, Color, Display — ใช้ใน Virtuoso / Custom Compiler

⚠️

PDK เป็น IP ลับของ Foundry

PDK ระดับ production ของ foundry ชั้นนำ เช่น TSMC N3E หรือ N2 เป็นข้อมูลลับ — ใช้ได้เฉพาะลูกค้าที่ผ่านการคัดกรองและลงนาม NDA เท่านั้น ส่วน startup มักต้องเข้าถึงผ่าน design service partner หรือ design house ที่ได้รับการรับรอง

04 Standard Cell Library

Standard Cell Library คือชุด logic gate (INV, NAND, NOR, DFF ฯลฯ) ที่ pre-characterized สำหรับ process node นั้นๆ — synthesis เลือก cell จาก library ให้ตรง PPA target คุณภาพของ library มีผลมหาศาลต่อทั้ง timing closure, power, routability และความสามารถในการสร้าง product หลาย tier จาก architecture เดียวกัน

CHARACTERIZATION

Liberty (.lib) File

เก็บ Timing (Propagation, Setup/Hold), Power, และ Noise ของแต่ละ Cell ใน table ตาม Temperature/Voltage Corner — ใช้ใน STA และ Synthesis

MULTI-VT

LVT / SVT / HVT / ULVT

Cell เดียวกันแต่ V_T ต่างกัน — LVT เร็วสุด leaky สุด; HVT ช้าสุด power ต่ำสุด — Designer เลือก mix ตาม timing requirement

LEF / DEF

Layout Exchange Format

LEF: Cell Geometry abstract (pin, obstruction) สำหรับ P&R — DEF: Design placement and routing data — เป็น Standard format ระหว่าง tools

CELL HEIGHT

Track Height (7T / 9T / 12T)

7.5T cell ใช้พื้นที่น้อยกว่า 9T แต่ Routability ต่ำกว่า — Advanced Node (N3/N2) ใช้ 6T–7.5T สำหรับ Dense cell, 9T สำหรับ fast path

05 IP Ecosystem

Hard IP คือ layout ที่ออกแบบสำเร็จแล้วสำหรับ process node นั้น — Soft IP คือ RTL ที่ยังไม่ได้ synthesize ในชิปสมัยใหม่ เวลาพัฒนาและความเสี่ยงของโครงการมักถูกกำหนดโดยความพร้อมของ IP พอๆ กับตัว logic ที่ออกแบบเอง โดยเฉพาะ PHY, memory compiler, security block และ analog IP

IP Category	ตัวอย่าง	Provider	Hard/Soft
CPU Core	ARM Cortex-A / Cortex-M, RISC-V	ARM, SiFive, Andes	Soft + Hard
Interface PHY	PCIe 5/6, USB4, DDR5, LPDDR5	Synopsys, Cadence, Rambus	Hard (PHY)
Memory Compiler	SRAM, ROM, Register File	TSMC (ARM), Silterra	Hard
Analog/Mixed	PLL, ADC, DAC, LDO, bandgap	Synopsys, Cadence, TSMC	Hard
Security IP	AES, RSA, PUF, TRNG	Rambus, Synopsys, Intrinsic ID	Hard + Soft
AI Accelerator	NPU core, Tensor Engine	ARM Ethos, Tensilica	Hard + Soft

🧩

ARM Architecture License vs Core License

Architecture License (Apple, Qualcomm, Amazon Graviton) — ออกแบบ CPU Core เองโดยใช้แค่ ARM ISA — Core License (MediaTek, Samsung Exynos ส่วนหนึ่ง) — ใช้ ARM Cortex core ตรงๆ ถูกกว่าแต่ยืดหยุ่นน้อย

06 Tools ตาม Design Flow

แม้ flow จะถูกเขียนเป็นลำดับตรงไปตรงมา แต่ในโครงการจริงแต่ละขั้นมักวนกลับไปแก้กันหลายรอบ เช่น synthesis กระทบ floorplan, STA กระทบ RTL constraint, หรือ signoff extraction ทำให้ต้องปรับ physical design ใหม่

TYPICAL DIGITAL DESIGN FLOW (Commands)

## 1. Simulation (RTL Verification)
vcs -sverilog -f filelist.f -l sim.log   # Synopsys VCS
xrun -sv -f filelist.f -coverage all     # Cadence Xcelium

## 2. Logic Synthesis
dc_shell -f run_synthesis.tcl            # Synopsys DC
# Output: netlist.v, timing.sdf

## 3. Formal Verification (LEC)
formality -f run_lec.tcl                 # Synopsys Formality

## 4. Place & Route
icc2_shell -f run_pnr.tcl               # Synopsys ICC2
innovus -files run_pnr.tcl              # Cadence Innovus

## 5. Signoff STA
pt_shell -f run_sta.tcl                 # Synopsys PrimeTime

## 6. Physical Verification
calibre -drc -hier -turbo drc.rul       # Siemens Calibre DRC
calibre -lvs -hier -turbo lvs.rul       # Siemens Calibre LVS
          

07 AI-driven EDA

EDA กำลังเปลี่ยนไปด้วย AI/ML ซึ่งช่วยเร่ง design iteration และเพิ่มประสิทธิภาพในการสำรวจ PPA ได้ดีขึ้น อย่างไรก็ตามเครื่องมือเหล่านี้ไม่ได้แทนวิศวกรโดยตรง แต่ช่วยลดเวลาค้นหา parameter หรือ floorplan ที่ดีในพื้นที่ปัญหาที่ใหญ่มากและซับซ้อน

SYNOPSYS DSO.ai

AI-driven Physical Design

ใช้ Reinforcement Learning หา Floorplan + Placement ที่ดีที่สุด — ลด PPA Exploration time จากสัปดาห์เป็นชั่วโมง — ใช้แล้วใน Production SoC

CADENCE CEREBRUS

Machine Learning Signoff

ML-based placement/routing optimization — ช่วยเร่ง timing closure และทำงานร่วมกับ Innovus flow ได้ใกล้ชิด

GOOGLE CHIP

AlphaChip (DeepMind)

RL Agent หา Chip Placement ที่ดีใน 6 ชั่วโมง แทนที่ Human Engineer ใช้เวลาหลายสัปดาห์ — ใช้ใน TPU v4+ Design

ML TIMING

ML-based STA Prediction

ใช้ GNN/ML ทำนาย Timing Slack ก่อน route เสร็จ — ลด Physical Design Iteration — Synopsys, Cadence ต่างลงทุนด้านนี้

08 Open-source EDA

ขบวนการ Open-source EDA กำลังเติบโต — ทำให้ startup และ academia เข้าถึง design flow ได้ฟรี แม้จะยังแทน commercial flow ระดับ advanced node ไม่ได้ แต่มีคุณค่ามากในด้านการศึกษา การวิจัย และการสร้างบุคลากรใหม่เข้าสู่อุตสาหกรรม

Tool	ทำหน้าที่	แทน Commercial
Yosys	Logic Synthesis	Design Compiler (basic)
OpenROAD	Full P&R Flow	ICC2 / Innovus (basic)
Magic VLSI	Layout Editor + DRC	Virtuoso (basic)
Verilator / Icarus	RTL Simulation	VCS / Xcelium (basic)
KLayout	GDSII Viewer + DRC Script	Calibre (partial)
SkyWater PDK / GF180	Open-source PDK (130nm/180nm)	Commercial PDK

🔓

OpenLane: เรียน IC Design ได้ฟรี

Efabless OpenLane ใช้ Yosys + OpenROAD + SkyWater PDK 130nm — นักศึกษาสามารถเรียน design flow จริงและส่งงานเข้ารอบ MPW ได้โดยมีต้นทุนต่ำมาก จึงเป็นจุดเริ่มต้นที่ดีสำหรับผู้เริ่มต้น

// QUICK QUIZ

PDK ย่อมาจากอะไร และใครเป็นผู้ให้?