REFERENCE

Key Equations

สูตรสำคัญครบทุก domain ในวิศวกรรมเซมิคอนดักเตอร์ — ตั้งแต่ Device Physics ถึง RF และ Power Electronics

Device Physics

PN JUNCTION

BUILT-IN POTENTIAL

$$ V_{bi} = \frac{kT}{q} \ln\left(\frac{N_A N_D}{n_i^2}\right) $$

แรงดันสร้างขึ้นเองที่ PN Junction — ที่ 300K ประมาณ 0.6–0.8V สำหรับ Si

PN JUNCTION

DEPLETION WIDTH

$$ W_{dep} = \sqrt{\frac{2\varepsilon_s V_{bi}}{q N_A}} $$

ความกว้าง depletion region — ขึ้นกับ doping และ built-in voltage

TRANSPORT

DRIFT-DIFFUSION CURRENT

$$ J = qn\\mu E + qD_n \\nabla n $$

กระแส Drift (จาก E-field) + Diffusion (จาก gradient) — สมการพื้นฐาน

CARRIER

INTRINSIC CONCENTRATION

$$ n_i = \sqrt{N_c N_v} \exp\left(-\frac{E_g}{2kT}\right) $$

ni(Si, 300K) ≈ 1.5×10¹⁰ /cm³ — ไวต่ออุณหภูมิมาก

TRANSPORT

EINSTEIN RELATION

$$ D_n = \frac{kT}{q} \mu_n $$

ความสัมพันธ์ระหว่าง Diffusivity และ Mobility — kT/q = 26mV ที่ 300K

DIODE

IDEAL DIODE EQUATION

$$ I = I_s \left( \exp\left(\frac{V}{n V_T}\right) - 1 \right) $$

n = ideality factor (1–2), VT = kT/q = 26mV, Is = saturation current

MOSFET & Scaling

MOSFET

DRAIN CURRENT (SATURATION)

$$ I_D = \frac{1}{2} \mu_n C_{ox} \frac{W}{L} (V_{GS} - V_T)^2 $$

Long-channel model — ใช้ได้เมื่อ VDS ≥ VGS − VT

MOSFET

DRAIN CURRENT (LINEAR)

$$ I_D = \mu_n C_{ox} \frac{W}{L} \left[ (V_{GS} - V_T)V_{DS} - \frac{V_{DS}^2}{2} \right] $$

Linear/Triode region — เมื่อ VDS < VGS − VT

MOSFET

GATE OXIDE CAPACITANCE

$$ C_{ox} = \frac{\varepsilon_{ox}}{t_{ox}} = \frac{\varepsilon_0 \kappa}{t_{ox}} $$

High-κ dielectric เพิ่ม Cox โดยไม่ต้องบาง tox — ลด tunneling leakage

MOSFET

SUBTHRESHOLD SWING

$$ SS = \frac{kT}{q} \ln(10) \left(1 + \frac{C_{dep}}{C_{ox}}\right) $$

Ideal minimum = 60 mV/dec ที่ 300K — FinFET/GAA ได้ใกล้ ideal กว่า planar

MOSFET

THRESHOLD VOLTAGE

$$ V_T = V_{FB} + 2\phi_F + \frac{\sqrt{2\varepsilon_s q N_A (2\phi_F)}}{C_{ox}} $$

VFB = flat-band voltage, φF = Fermi potential — ปรับได้ด้วย channel implant

MOSFET RF

TRANSIT FREQUENCY (fT)

$$ f_T = \frac{g_m}{2\pi C_{gs}} \approx \frac{v_{sat}}{2\pi L} $$

ความถี่ที่ current gain = 1 — บอก speed ของ transistor สำหรับ RF

Fabrication

LITHOGRAPHY

RAYLEIGH RESOLUTION

$$ R = k_1 \frac{\lambda}{NA} $$

k₁ ≈ 0.4, EUV λ = 13.5nm, High-NA = 0.55 → R ≈ 10nm

ION IMPLANT

IMPLANT PROFILE (GAUSSIAN)

$$ N(x) = N_{peak} \exp\left( -\frac{(x - R_p)^2}{2\Delta R_p^2} \right) $$

Rp = projected range, ΔRp = straggle — ควบคุมด้วย implant energy

YIELD

POISSON YIELD MODEL

$$ Y = \exp(-D_0 A_{die}) $$

D₀ = defect density (/cm²), Adie = die area — die ใหญ่ yield ต่ำ

VLSI & Timing

STATIC TIMING

SETUP SLACK

$$ Slack = T_{clk} - T_{cq} - T_{logic} - T_{setup} $$

ต้องเป็น positive — negative = timing violation ต้องแก้ไข

POWER

DYNAMIC POWER

$$ P_{dyn} = \alpha C V_{DD}^2 f $$

α = activity factor (0–1), C = load cap — ลด VDD ได้ผลดีที่สุด (quadratic)

INTERCONNECT

RC DELAY (ELMORE)

$$ \tau = 0.69 RC = 0.69 \frac{\rho L^2}{t_m w \varepsilon / t_d} $$

RC delay ของ wire — dominant factor ที่ node <90nm

Power Electronics

POWER DEVICE

SWITCHING LOSS

$$ E_{sw} = \frac{1}{2} V_{ce} I_c (t_r + t_f) $$

tr = rise time, tf = fall time — SiC switch เร็วกว่า Si ลด Esw ได้มาก

POWER DEVICE

BREAKDOWN VOLTAGE

$$ V_{BR} \approx \frac{\varepsilon_s E_{crit}^2}{2qN_D} $$

Ecrit(SiC) = 3 MV/cm vs Si = 0.3 MV/cm → VBR สูงกว่า 10x

POWER DEVICE

SPECIFIC ON-RESISTANCE

$$ R_{on,sp} = \frac{4V_{BR}^2}{\varepsilon_s \mu_n E_{crit}^3} $$

Silicon limit — SiC/GaN อยู่ต่ำกว่า Si limit มาก ที่ voltage เดียวกัน

RF & Analog

NOISE

FRIIS NOISE FORMULA

$$ F_{total} = F_1 + \frac{F_2 - 1}{G_1} + ... $$

NF ตัวแรก (LNA) มีผลมากที่สุด — ต้องออกแบบให้ NF ต่ำ

PLL

PLL OUTPUT FREQUENCY

$$ f_{out} = N f_{ref} $$

N = divider ratio — Fractional-N PLL ใช้ N เป็นทศนิยมได้

ADC

ADC SNR (IDEAL)

$$ SNR \approx 6.02N + 1.76 \text{ dB} $$

N = จำนวน bits — ADC 16-bit → SNR ≈ 98 dB ในทางทฤษฎี